特許

J-GLOBAL ID：200903099892026418

フローティングウェルCMOS出力ドライバ

発明者： ダニエル ダブリュー ドバープール
出願人/特許権者： ディジタル イクイプメント コーポレイション
代理人 (1件)： 中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-165651
公開番号（公開出願番号）：特開平5-227010
出願日： 1992年06月24日
公開日（公表日）： 1993年09月03日
要約：

【要約】 (修正有)【目的】 異なるボルトで作動するよう設計されたチップ同士を簡単にインタフェースさせること。【構成】 VO-VPがその閾電圧を超えた時にトランジスタQ1がオンになる問題を解決するためにVFGフローティングゲート回路が提供される。VOがバイアス電圧Vdd以下であれば、VFG電圧はVPとなろう。しかし、VOがVddを上回ると、VFG電圧はVOに追従してVOと等しくなる。このように、VFG回路はVOが3.3ボルト以上の論理1である時にトランジスタQ1がオンになることを妨ぐ。同様に、トランジスタQ1の寄生ダイオードの前傾斜の問題を解決するために、VFWフローティングウェル回路を提供する。VOがVdd以下の時は、VFWの電圧はVddと等しい。しかし、VOがVddを上回ると、VFWはVOに追従してVOに等しくなる。VFW回路はVOがVddを上回る論理1である時にトランジスタQ1の寄生ダイオードが前傾斜するのを防ぐ。

請求項（抜粋）：

以下の要素a)乃至e)を備えてなるフローティングウェルCMOS出力ドライバ:a)ソース-ドレイン経路及びゲートを有するプルアップトランジスタと;前記ソース-ドレイン経路はその第1端部を供給端子に、また第2端部を出力端子に接続され;b)ソース-ドレイン経路及びゲートを有するプルダウントランジスタと;前記プルダウントランジスタのソース-ドレイン経路はその第1端部をアースに接続され、プルダウントランジスタのゲートは負論理入力回路に接続され、c)ソース-ドレイン経路及びゲートを有するカスケードトランジスタと;前記ソース-ドレイン経路は前記プルアップトランジスタの前記第2端子と前記プルダウントランジスタの前記第2端子との間で直列に接続され、前記カスケードトランジスタの前記ゲートは前記供給端子に接続され、d)以下のi)及びii) を有するフローティングウェル回路と;i)各々ソース-ドレイン経路及びゲートを備える第1及び第2トランジスタと;該第1及び第2トランジスタのソース-ドレイン経路は、前記供給端子の第1端部、前記第1及び第2トランジスタのソース-ドレイン経路の第2端部、前記第1トランジスタのゲート、及び前記プルアップトランジスタのウェルに結合されたフローティングウェル回路出力ノードにそれぞれ接続された前記第1及び第2トランジスタのウェルに接続され、ii) 各々ソース-ドレイン経路及びゲートを有する第3及び第4トランジスタと;該第3及び第4トランジスタのソース-ドレイン経路の第1端部は前記出力端子に接続され、第3及び第4トランジスタのソース-ドレイン経路の第2端部、及び第4トランジスタのゲートは前記フローティングウェル回路出力ノードにそれぞれ接続され、第3トランジスタのゲートは前記供給端子に接続され、e)以下のiii)及びiiii) を有するフローティングゲート回路と;iii)それぞれソース-ドレイン経路及びゲートを有する第5及び第6トランジスタと;その第5及び第6トランジスタの前記ソース-ドレイン経路一方の端部は正論理入力に接続され、他方の端部は前記プルアップトランジスタの前記ゲートに接続されたフローティングゲート回路出力ノードに接続され、前記第5トランジスタの前記ゲートは前記供給端子に接続され、前記第6トランジスタの前記ゲートは前記出力端子に接続され、前記第6トランジスタの前記ウェルは前記フローティングウェル回路出力ノードに接続され、iiii) ソース-ドレイン経路及びゲートを有する第7トランジスタと;該第7トランジスタのソース-ドレイン経路の第1端部は前記出力端子に接続され、第7トランジスタのソース-ドレイン経路の第2端部は前記フローティングゲート回路出力ノードに接続され、第7トランジスタの前記ゲートは前記供給端子に接続され、前記第6トランジスタの前記ウェルは前記フローティングウェル回路出力ノードに接続される。

IPC (3件)：

H03K 19/0948 ,  H03K 17/687 ,  H03K 19/0175

FI (3件)：

H03K 19/094 B ,  H03K 17/687 F ,  H03K 19/00 101 F