特許
J-GLOBAL ID：200903099905468750
メモリ制御方法およびその装置
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平8-056869
公開番号（公開出願番号）：特開平9-223066
出願日： 1996年02月19日
公開日（公表日）： 1997年08月26日
要約：
【要約】【課題】複数のプロセッサから構成されるディレクトリを用いた共有メモリ型並列計算機において、比較的簡単な回路を用いて、主記憶アクセスを高速に処理すること。【解決手段】CPU11、キャッシュメモリ12、主記憶14、メモリ制御装置13とプロセッサ間通信装置15からなるプロセッサ1-1〜1-Nを、プロセッサ間通信ネットワーク2を用いて複数接続し、あるプロセッサ1-1〜1-NのCPU11はシステム内の全ての主記憶14をアクセス可能な共有メモリ型並列計算機であり、主記憶14をシンクロナスDRAMで構成し、ディレクトリ15を主記憶14の一部に置いたメモリ制御装置13において、特定のアドレスビットでシンクロナスDRAMの内部バンクの選択を行ない、ディレクトリ15はディレクトリ先頭番地から置かれ、あるメモリブロックとそれに対応するディレクトリを異なる内部バンクに配置する。
請求項（抜粋）：
ある情報の操作を行う際に、少なくとも2種類のデータを連続してアクセスするような、情報処理装置におけるメモリの制御方法において、主記憶が、行アドレスを指定した後に列アドレスを指定してデータのアクセスが行われ、複数の内部バンクの内部バンク毎に行アドレスが保持されるように構成されてなるダイナミックランダムアクセスメモリ(以下「シンクロナスDRAM」という)からなり、所定のアドレスビットにて前記シンクロナスDRAMの内部バンクの選択を行なうメモリ制御装置を備え、連続してアクセスする少なくとも2種類のデータをそれぞれ異なる内部バンクに配置することによって、それぞれ行アドレスを保持した状態のままアクセスを行なうことを特徴とするメモリ制御方法。
IPC (2件)：
G06F 12/06 523
, G06F 12/08 310
G06F 12/06 523 C
, G06F 12/08 310 B
