特許

J-GLOBAL ID：200903099910434286

半導体集積回路装置及びそのレイアウト設計方法

発明者： 宇井 伸之
出願人/特許権者： 富士通株式会社
代理人 (1件)： 有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-030744
公開番号（公開出願番号）：特開平11-233636
出願日： 1998年02月13日
公開日（公表日）： 1999年08月27日
要約：

【要約】【課題】 本発明は、CADシステムを使用した自動レイアウト設計における制約を削減し、ICチップ全体の集積密度の向上を図ることができる半導体集積回路装置及びそのレイアウト設計方法を提供することを課題とする。【解決手段】 パッケージ20内に搭載されるICチップ10は、パッケージ20の内部と外部を電気的に接続するパッケージピン21a〜21gにボンディングワイヤを介して接続されるパッド部11a〜11jと、パッド部11a〜11jが設けられたチップ周辺領域を除くICチップ10の内部領域に設けられた機能領域13と、機能領域13の内部の任意の位置に設けられたI/Oセル12a、12c、12g、12hと、RAM、ROM等のマクロセル13aと、機能セル領域13bと、を有して構成されている。

請求項（抜粋）：

チップの周辺領域に設けられ、該チップ外部との信号を入出力するパッド部と、該パッド部を除く前記チップの内部全域に設けられた機能領域と、を有し、少なくとも予め所望の機能を有するように構成されたマクロセルと、前記パッド部を介して前記チップ外部から入出力される信号を前記機能領域に伝達する入出力バッファーセルが、前記機能領域内の任意の位置に配置されていることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 21/82 P ,  H01L 27/04 A