特許

J-GLOBAL ID：200903099939027000

薄膜半導体装置の製造方法

発明者： 曳地 丈人 ,  桜井 淳
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 阪本 清孝 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-293851
公開番号（公開出願番号）：特開平7-131027
出願日： 1993年11月01日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 LDD構造の薄膜半導体装置の製造方法において、LDD領域幅、すなわちオフセット幅の均一性の向上を図る。【構成】 絶縁性基板11上に島状半導体層12及びゲート絶縁膜13を形成し、該島状半導体層12に形成されたソース領域17とドレイン領域18に隣接して、該ソース領域とドレイン領域と同一導電型の低濃度拡散領域19を有する薄膜半導体装置の製造方法において、ゲート絶縁膜13上に形成されるゲート電極14′上にチャネリング防止膜15を積層し、前記チャネリング防止膜15をゲート電極14′幅に対して自己整合的に細くなるように加工する第1のエッチング工程と、ゲート電極14′及びチャネリング防止膜15の上方より一度の不純物の導入により、島状半導体層12にソース電極17、ドレイン電極18及び低濃度拡散領域19を形成する不純物導入工程と、前記チャネリング防止膜15と同一幅にゲート電極14を加工する第2のエッチング工程と、を有している。

請求項（抜粋）：

絶縁性基板上に島状半導体層及びゲート絶縁膜を形成し、該島状半導体層に形成されたソース領域とドレイン領域に隣接して、該ソース領域とドレイン領域と同一導電型の低濃度拡散領域を有する薄膜半導体装置の製造方法において、ゲート絶縁膜上に形成されるゲート電極上にチャネリング防止膜を積層し、前記チャネリング防止膜をゲート電極幅に対して自己整合的に細くなるように加工する第1のエッチング工程と、ゲート電極及びチャネリング防止膜の上方より一度の不純物の導入により、島状半導体層にソース電極、ドレイン電極及び低濃度拡散領域を形成する不純物導入工程と、前記チャネリング防止膜と同一幅にゲート電極を加工する第2のエッチング工程と、を具備する薄膜半導体装置の製造方法。

IPC (4件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/306

FI (3件)：

H01L 29/78 311 P ,  H01L 21/265 H ,  H01L 21/302 P