特許

J-GLOBAL ID：200903099980206272

MIS型半導体装置の製造方法

発明者： 小島 誠 ,  佐々木 智幸
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-141661
公開番号（公開出願番号）：特開2000-049246
出願日： 1999年05月21日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 ウェハー状態でのバーンインを行なうのに適したMIS型半導体装置の製造方法を提供する。【解決手段】 P型基板104の主面上に酸化膜103を形成した後、酸化膜103上にゲート電極用導体膜102を堆積する。ウェハーの両面にそれぞれ電極側端子100と基板側端子101とを圧着させて、酸化膜103にストレスを印加している。配線が形成されていないので、ウェハーを高温まで加熱して酸化膜103の直下における電流量を増大させて大量のキャリアを蓄積させることができ、かつ酸化膜破壊の温度加速も高まることにより、ストレス印加時間を大幅に短縮できる。また、ゲート電極用導体膜102に光導入穴を設け、上方から光を照射させることによって、キャリアの蓄積量をさらに増大させることができる。プラズマにより発生した電荷を利用して、酸化膜にストレスを印加することもできる。

請求項（抜粋）：

半導体基板の主面上に絶縁膜を堆積する工程(a)と、上記絶縁膜の上にゲート電極用導体膜を堆積する工程(b)と、上記工程(b)の後、上記ゲート電極用導体膜と上記半導体基板との間にウェハーバーンインのための電圧を印加する工程(c)とを備え、上記工程(c)は、上記ゲート電極用導体膜の上方に配線が形成される前に行なわれることを特徴とするMIS型半導体装置の製造方法。

IPC (8件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/66 ,  H01L 21/768 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/115

FI (5件)：

H01L 29/78 371 ,  H01L 21/66 Y ,  H01L 21/90 Z ,  H01L 27/08 102 A ,  H01L 27/10 434