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J-GLOBAL ID：201002203047347441   整理番号：10A1330455

CMOS真の単一位相クロック分周器の設計における速度-電力のトレードオフ

The Speed-Power Trade-Off in the Design of CMOS True-Single-Phase-Clock Dividers

著者 (2件)： DENG Zhiming (MediaTek USA, CA, USA) ,  NIKNEJAD Ali M. (Univ. California at Berkeley, CA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 45  号： 11  ページ： 2457-2465  発行年： 2010年11月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 真の単一位相クロック(TSPC)分周器は,CMLと比較して低い電力消費で良く知られているが,その応用は比較的低い周波数に限られている。本研究では,一般的なTSPCロジックファミリーに基づくTSPC分周器合成技術を紹介した。種々のタイプのTSPC分周器を速度-電力のトレードオフについて比較した。新しく提案したRE-2型は,他のタイプよりも,速度と電力の性能間で良いバランスを示した。65nm LP CMOS技術で設計したプロトタイプの測定結果は,1/2分周器と2/3プリスケーラそれぞれに対して最大入力周波数19GHzと16GHzが得られた。電力消費は0.5mW以下である。

シソーラス用語： ビット同期 ,  *CMOS構造 ,  *分周器 ,  回路設計 ,  *信号変換 ,  省エネルギー ,  消費電力 ,  応答時間 ,  トレードオフ ,  回路解析
準シソーラス用語： クロック同期

分類 (1件)： 周波数変換回路  (NC05030J)

タイトルに関連する用語 (6件)： CMOS ,  位相 ,  クロック ,  分周器 ,  設計 ,  トレードオフ