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J-GLOBAL ID：201002218784471320   整理番号：10A0288028

積極的居眠りキャッシュセル

Aggressive drowsy cache cells

著者 (3件)： SHAWKEY H. A. (Electronic Res. Inst., Cairo, EGY) ,  EL-DIB D. A. (Univ. Western Ontario, Ontario, CAN) ,  ABID Z. (Univ. Western Ontario, Ontario, CAN)
資料名： International Journal of Electronics  (International Journal of Electronics)
巻： 97  号： 1/2  ページ： 105-118  発行年： 2010年01月 
JST資料番号： C0287B  ISSN： 0020-7217  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 読み書き操作以外の時間はすべて,キャッシュブロックを強制的に居眠り(drowsy)モードにする積極的な居眠りキャッシュブロック管理を提案した。VLSI回路設計において電力消費低減は重要である。キャッシュブロックの電力消費は,主として動的電力と漏れ電力から成る。先行研究において,これらは別々に扱われてきたが,本稿では両方の側面を取り扱った。読み書きのためにアクセスされた時のみキャッシュラインへの通常電源電圧(V_{DD_high})の供給が可能で,それ以外はキャッシュセルへの居眠り電源電圧(V_{DD_low})の供給のみが可能になるようにWL(ワードライン)を使用した。提案技法では,居眠りキャッシュセルを起動するのに,余計なサイクルや制御信号を必要としないので,従来の居眠りキャッシュに関する性能ペナルティを低減する。提案技法は従来技法と比較して,トータルの電力消費を13%以上,低減できる。

シソーラス用語： *キャッシュメモリ ,  消費電力 ,  半導体集積回路 ,  SRAM ,  雑音余裕
準シソーラス用語： CMOS回路 ,  電力低減

分類 (1件)： 記憶方式  (JC02040V)

タイトルに関連する用語 (3件)： 居眠り ,  キャッシュ ,  セル