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J-GLOBAL ID：201002219457935638   整理番号：10A1126428

30Vゲート/80Vドレイン双方向NMOSFETと80V ESD保護BJTへのpストッパー効果に関する研究

A study of p stopper effect on 30V-gate/80V-drain bi-directional NMOSFET and 80V ESD protection BJT

著者 (4件)： FUJII Hiroki (Renesas Electronics Corp., Kanagawa, JPN) ,  KOMATSU Shinichi (Renesas Electronics Corp., Kanagawa, JPN) ,  SATO Masaharu (Renesas Electronics Corp., Kanagawa, JPN) ,  ICHIKAWA Toshihiko (Renesas Electronics Corp., Kanagawa, JPN)
資料名： Proceedings. International Symposium on Power Semiconductor Devices and ICs  (Proceedings. International Symposium on Power Semiconductor Devices and ICs)
巻： 22nd  ページ： 189-192  発行年： 2010年 
JST資料番号： W1300A  ISSN： 1943-653X  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 追加マスク工程なしに,80V級高電圧MOS(HV-MOS)プロセスを用いて作製した,30Vゲート双方向NMOSFETと静電放電(ESD)保護バイポーラ接合型トランジスタ(BJT)用に新しく導入したpストッパー効果について述べた。NMOSFETのチャンネル領域下とコアベース下に選択形成したpストッパーは,そのNMOSFETとESD保護BJTのロバスト性を向上することを実験により実証した。pストッパーは,ソース-ドレイン間パンチスルーを防止するとともに,高ドレインバイアスで最適化したRESURF(表面電界低減)破壊電圧の犠牲なしに電界の集中を回避し,高共通ゲート/ソース/ドレインバイアスでのチャンネル長増加によるチャンネル表面近傍の電界集中を強化した。その結果,電流とオン/オフ破壊性能を改善するとともに,30Vの定格ゲート電圧に等しい,使用可能なソースバイアスを低下しなかった。また,BJTのコアベースに用いたpストッパーにより,かなりのスナップバック電流を表面近傍の流れから回避することにより,2次破壊電流を30%以上増した。

シソーラス用語： 双方向回路 ,  *NMOS構造 ,  *MOSFET ,  放電 ,  静電気 ,  *電気保護 ,  高電圧 ,  バイポーラトランジスタ ,  接合形トランジスタ ,  パンチスルー ,  *表面電位 ,  電位分布 ,  *絶縁破壊 ,  ソース【半導体】 ,  ゲート【半導体】 ,  ドレイン【半導体】 ,  現象 ,  *電流電圧特性
準シソーラス用語： ESD【放電】 ,  BJT ,  RESURF ,  スナップバック

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (8件)： ゲート ,  ドレイン ,  双方向 ,  nMOSFET ,  ESD保護 ,  BJT ,  ストッパー ,  研究