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J-GLOBAL ID：201002226992698153   整理番号：10A0402442

主流の20nm以降低電力技術用完全空乏化極薄SOI

Fully Depleted Extremely Thin SOI for Mainstream 20nm Low-Power Technology and Beyond

著者 (13件)： KHAKIFIROOZ Ali (IBM, NY) ,  CHENG Kangguo (IBM, NY) ,  JAGANNATHAN Basanth (IBM, NY) ,  KULKARNI Pranita (IBM, NY) ,  SLEIGHT Jeffrey W. (IBM T.J. Watson, NY) ,  SHAHRJERDI Davood (IBM T.J. Watson, NY) ,  CHANG Josephine B. (IBM T.J. Watson, NY) ,  LEE Sungjae (IBM, VT) ,  LI Junjun (IBM, VT) ,  BU Huiming (IBM, NY) ,  GAUTHIER Robert (IBM, VT) ,  DORIS Bruce (IBM, NY) ,  SHAHIDI Ghavam (IBM T.J. Watson, NY)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2010  ページ： 196-197  発行年： 2010年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 極薄シリコン-オン-絶縁膜(SOI)(ETSOI)MOSFETは,優れた短チャンネル効果制御,低漏洩電流と無秩序ドーパント揺らぎ耐性により,22nm以降技術用の魅力的候補である。最近,6nmのシリコン厚と最小25nmのゲート長を有する,20nm以降の低電力CMOS技術用を目標としたETSOI素子を実現した。素子寸法(ゲート長,スペーサ厚とコンタクト)を80nmの目標ピッチに整合するように設計した。0.9Vの電源電圧で,ETSOI素子は,高電源電圧での32nmバルク技術による発表データと同等かまたは優れた駆動電流を供給した。極小ゲート誘起ドレイン漏洩(GIDL)により,素子スケーリングまたは性能を犠牲にせずに,超低電力素子(I_off=30pA/μm)を可能にした。ETSOI素子の回路設計を中心に述べるとともに,混成集積化方法を用いずに,アナログ,I/Oと受動素子を含む全素子を薄型SOI層により作製することができることを示した。また,最小25nmのゲート長をもつETSOI素子で記録的な低しきい値電圧揺らぎ(A_vt=1.25mV-μm)を実現した。極低しきい値電圧(V_t)変動の結果,SRAMのサブ0.5V動作を可能にした。

シソーラス用語： *超薄膜 ,  *SOI構造 ,  漏れ電流 ,  ドーパント ,  短チャネル効果 ,  酸化膜 ,  *絶縁膜 ,  *ゲート【半導体】 ,  MOSFET ,  CMOS構造 ,  ピッチ【機械要素】 ,  スケーリング【計数】 ,  *回路設計 ,  電圧 ,  電圧変動 ,  SRAM ,  ゲート絶縁膜
準シソーラス用語： GIDL ,  閾値電圧

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (2件)： 低電力 ,  SOI