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J-GLOBAL ID：201002232987279959   整理番号：10A1109084

マルチコアシステムのためのキャッシュベースメモリ複写ハードウェアアクセラレータ

Cache-Based Memory Copy Hardware Accelerator for Multicore Systems

著者 (2件)： DUARTE Filipa (IMEC, Eindhoven, NLD) ,  WONG Stephan (Delft Univ. Technol., Delft, NLD)
資料名： IEEE Transactions on Computers  (IEEE Transactions on Computers)
巻： 59  号： 11  ページ： 1494-1507  発行年： 2010年11月 
JST資料番号： C0233A  ISSN： 0018-9340  CODEN： ICTOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチプロセッサシステムのメッセージパッシングプロトコルはメッセージの送受信を通じて実行されるが,マルチプロセッサのキャッシュ間での送受信メッセージとしてのメモリ複写がボトルネックになる。キャッシュベースメモリ複写ハードウェアアクセラレータの新アーキテクチャを,以下1)-4)にて提示した。1)直接マップキャッシュに結合したインデクシングテーブルの概念とアーキテクチャ,2)アクセラレータ:キャッシュベースメモリ複写ハードウェアアクセラレータを利用したメッセージパッシングプロトコル,集合連想キャッシュに結合したインデクシングテーブルのアーキテクチャ,ハードウェアコスト,3)単一CPUとマルチコアの分析的解析:アクセラレータ付・無単一CPU-M/D/1(Poisson input,deterministic/constant service time,one server)モデル,アクセラレータ付・無マルチコア-M/D/1モデル,M/M/1(Poisson input,exponential/Poisson service time,one server)モデル,4)フルシミュレーションと解析の結果。提案アクセラレータは特にメモリ複写において,メモリデータ移動を高速化する。待合せ理論に基づきマルチコアシステムにおけるアクセラレータの利用について解析し,フルシステムシミュレータによって提案解法の利点を例証した。例えば,TCP/IPスタックの受信側では速度が2.96から4.61に向上し,命令数が26%から44%へと低減し,より高いキャッシュヒット率を達成した。

シソーラス用語： 複写 ,  プロトコル ,  *プロセス間交信 ,  *キャッシュメモリ ,  *高速計算 ,  待合せ理論 ,  *マルチプロセッサシステム ,  計算機アーキテクチャ ,  インデクシング【計算機】 ,  連想記憶方式 ,  Poisson分布 ,  クライアントサーバシステム ,  TCP/IP ,  *計算機処理方式
準シソーラス用語： アクセラレータ ,  メッセージパッシング ,  マルチコアプロセッサ

分類 (2件)： 記憶方式  (JC02040V) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (2件)： 複写 ,  ハードウェアアクセラレータ