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J-GLOBAL ID：201002235443241612   整理番号：10A0794154

銅ピラーバンプ法による高性能フリップチップパッケージ用の45nm以下低k層の応力最小化指針

Below 45nm Low-k Layer Stress Minimization Guide for High-Performance Flip-Chip Packages with Copper Pillar Bumping

著者 (4件)： LEE Min Woo (Fairchild Semiconductor Korea, Gyeonggi-do, KOR) ,  KIM Jin Young (Amkor Technol. Korea, Seoul, KOR) ,  KIM Jae Dong (Amkor Technol. Korea, Seoul, KOR) ,  LEE Choon Heung (Amkor Technol. Korea, Seoul, KOR)
資料名： Proceedings. Electronic Components & Technology Conference  (Proceedings. Electronic Components & Technology Conference)
巻： 60th Vol.3  ページ： 1623-1630  発行年： 2010年 
JST資料番号： H0393A  ISSN： 0569-5503  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体デバイスの小型化に伴い,フリップチップ技術は高接続密度を必要としている。ここでは,FEMベースのパラメトリック検討により,標記の指針を提示した。検討結果から,チップ取り付けプロセス後の低k故障の主要な根源は,Cuピラー配線で制約される低kダイとCuとの基板熱膨張率(CTE)不整合で,低k領域が引張応力と圧縮応力に影響されることが分かった。半月型の低k層損傷は,故障モードがCuピラー界面ショルダーへのAl近傍の引張応力に支配されることを示した。また,低k層の応力変化は,アンダーフィルあるいはモールドアンダーフィルのCTE変動と良く一致した。さらに,パッケージの最適構造や材料特性,バンプ下地金属(UBM)およびパッシベーションの採用により,低k層の応力を低減できることが明らかにした。

シソーラス用語： *ICパッケージ ,  銅 ,  *バンプ ,  柱 ,  *高密度実装 ,  *フリップチップ法 ,  有限要素法 ,  半導体チップ ,  故障モード ,  引張応力 ,  圧縮応力 ,  配線 ,  熱膨張係数 ,  超小形回路技術 ,  地金 ,  不動態化
準シソーラス用語： ピラー ,  最小化 ,  チップ【IC】 ,  熱膨張率 ,  アンダーフィル ,  下地金属 ,  パッシベーション

分類 (3件)： 固体デバイス材料  (NC03020K) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (8件)： 銅 ,  ピラー ,  バンプ ,  フリップチップ ,  パッケージ ,  応力 ,  最小化 ,  指針