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J-GLOBAL ID：201002236524934139   整理番号：10A0134462

チップ上のSRAMが多いSoCとプロセッサーのためのチップ積み上げメモリー

A Chip-Stacked Memory for On-Chip SRAM-Rich SoCs and Processors

著者 (9件)： SAITO Hideaki (NEC Corp., Kanagawa, JPN) ,  NAKAJIMA Masayuki (NEC Corp., Kanagawa, JPN) ,  OKAMOTO Takumi (NEC Corp., Kanagawa, JPN) ,  YAMADA Yusuke (NEC Corp., Kanagawa, JPN) ,  OHUCHI Akira (NEC Corp., Kanagawa, JPN) ,  IGUCHI Noriyuki (NEC Corp., Kanagawa, JPN) ,  SAKAMOTO Toshitsugu (NEC Corp., Kanagawa, JPN) ,  YAMAGUCHI Koichi (NEC Corp., Kanagawa, JPN) ,  MIZUNO Masayuki (NEC Corp., Kanagawa, JPN)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 45  号： 1  ページ： 15-22  発行年： 2010年01月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： システムオンチップ(SoC)の論理部とメモリー部を独立のチップに分け,それらのチップを積み上げる再構成メモリーを開発した。2チップ間を面対面で直接接続することによって,チップ上伝送に比較してチップ間伝送が早くなった。試作は90nmプロセスで行ない,チップ間接続電極のピッチは10μmである。メモリーチップの再構成は,多くの小サイズRAMマクロを2次元メッシュのネットワーク配線でつなぐことによってなされる。メモリーの再構成のための面積とレイテンシーのオーバーヘッドは,このネットワーク配線の使用によって,各々63%と43%減少した。

シソーラス用語： *SRAM ,  超LSI ,  *メッシュ網 ,  相互接続 ,  マイクロプロセッサ ,  設計データ
準シソーラス用語： IPコア ,  *システムオンチップ

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： SRAM ,  SOC ,  プロセッサー ,  メモリー