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J-GLOBAL ID：201002241255283073   整理番号：10A0154447

45nmノードCMOS LSIsの多層配線技術

Multilevel Interconnect Technology for 45-nm Node CMOS LSIs

著者 (3件)： NAKATA Yoshihiro (Fujitsu Lab. Ltd.) ,  OZAKI Shirou (Fujitsu Lab. Ltd.) ,  KUDO Hiroshi (Fujitsu Microelectronics Ltd.)
資料名： Fujitsu Scientific & Technical Journal  (Fujitsu Scientific & Technical Journal)
巻： 46  号： 1  ページ： 120-127  発行年： 2010年01月 
JST資料番号： S0076A  ISSN： 0016-2523  CODEN： FUSTA  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 低誘電率(k=2.25)と高機械的強度(ヤング係数E=10GPa)を持つナノ・クラスタリング・シリカ(NCS)と呼ばれる新しい多孔性低k材料を開発し,抵抗-静電容量(RC)遅れを減らすようにトレンチ層とビア層にNCSを使用する45nmノード多水準Cu/完全NCS配線の製造技術を確立した。このCu/完全NCS配線はワイヤボンディング,パッケージング,他のプロセスで起る機械的応力によるCu配線への損傷を防ぐのに十分な信頼性がある。ここでは,多層配線に多孔性低k材料を適用することによる問題とNCSの特性について述べた。(翻訳著者抄録)

シソーラス用語： 半導体プロセス ,  多層配線 ,  *LSI【IC】 ,  誘電率 ,  Young率 ,  ナノクラスタ ,  漏れ電流 ,  漂遊容量 ,  二酸化ケイ素
準シソーラス用語： シリカ ,  CMOSプロセス

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (9件)：

• M. Y. Bohr et al.: Interconnect Scaling-The Real Limiter to High Performance ULSI. Tech. Dig. IEDM, 1995, pp. 241-244.
• H. Kudo et al.: Copper Dual Damascene Interconnects with Very Low-k Dielectrics Targeting for 130nm Node. Proc. of 2002 IITC, 2000, pp. 270-272.
• K. Higashi et al.: A manufacturable Cu/Low-k SiOC/SiCN process technology for 90nm-node high performance eDRAM. Proc. of 2002 IITC, 2002, pp. 15-17.
• Y. Iba et al.: Effects of Etch Rate on Plasma-Induced Damage to Porous Low-k Films. Jpn. J, Appl. Phys, Vol.47, No.8, pp. 6923-6930(2008).
• H. Kudo et al.: Strategies of RC Delay Reduction in 45-nm BEOL Technology. Proc. of 2007, 2007, p. 178.

タイトルに関連する用語 (3件)： ノード ,  CMOS ,  多層配線