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J-GLOBAL ID：201002245815232530   整理番号：10A0439555

ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討

Examination of the best basic logic gate architecture for Via programmable logic device

著者 (8件)： 堀遼平 (立命館大 理工) ,  國生雄一 (立命館大 大学院理工学研究科) ,  西本智広 (立命館大 大学院理工学研究科) ,  山田翔太 (立命館大 大学院理工学研究科) ,  吉田直之 (立命館大 理工) ,  松本直樹 (立命館大 理工) ,  藤野毅 (立命館大 理工) ,  吉川雅弥 (名城大 理工)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 109  号： 462(VLD2009 99-129)  ページ： 55-60  発行年： 2010年03月03日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： マスクコスト等を含む初期開発費の増大しているシステムLSIの低コスト化のために,数層のマスクで論理をカスタマイズできるストラクチャードASICが検討されている。我々はビア2層で論理を変更できるビアプログラマブルデバイスVPEXを開発してきた。VPEXは,基本論理ゲート(LE)として複合ゲート型EXOR論理ゲートとインバータを用いており,すべての2入力論理に加えて,AOIやMUXなどの3入力論理を実現でき,LE2個でDFFを形成できることが特徴である。LUTやSOPを用いた他の2入力LEと比較すると,VPEXは面積・遅延は同等以下で,消費電力は1/2以下と,低消費電力性で優位であることを示してきた。本論文では,より一般的な2~4入力LUTを比較対象として,ベンチマーク回路の論理合成結果から,面積・速度を比較・検討した結果を報告する。(著者抄録)

シソーラス用語： *半導体素子 ,  LSI【IC】 ,  *ASIC ,  ゲート【半導体】 ,  インバータ ,  論理回路 ,  面積 ,  遅れ ,  消費電力 ,  ルックアップテーブル ,  ベンチマーク ,  *論理合成 ,  CAD【計算機】
準シソーラス用語： EXOR論理ゲート ,  LUT ,  *ビアプログラマブルデバイス ,  遅延 ,  低消費電力

分類 (3件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C) ,  CAD,CAM  (JE10000A)

引用文献 (12件)：

• KUON, I. IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems. 2007, 26, 2, 203
• http://www/altera.com/products/devices/hardcopystx/hst-index.jsp
• http://www.eu.necel.com/products/asics/0_technologies/struct_asic/issp/index.html
• PATEL, C. International Symposium on Physical Design, 2003. 2003, 184
• RAN, Y. Design Automation Conference, 2004. 2004, 198

タイトルに関連する用語 (2件)： 論理ゲート ,  アーキテクチャ