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J-GLOBAL ID：201002246057644305   整理番号：10A0402542

90dB以上のSFDRを実現した12b 22.5/45MS/s 3.0mW 0.059mm² CMOS SAR ADC

A 12b 22.5/45MS/s 3.0mW 0.059mm² CMOS SAR ADC Achieving Over 90dB SFDR

著者 (3件)： LIU Wenbo (Univ. Illinois at Urbana-Champaign, IL) ,  HUANG Pingli (Univ. Illinois at Urbana-Champaign, IL) ,  CHIU Yun (Univ. Illinois at Urbana-Champaign, IL)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2010  ページ： 519-521  発行年： 2010年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 連続近似レジスター(SAR)は,プロセス技術の高スイッチング速度に依存する変換技術の一つであり,優れたエネルギー効率,小面積と良好なデジタル適合性を得ることは周知である。また,適正に実現した場合,SAR A/D変換器(ADC)は,可能なレール-ツー-レール入力振幅,入力サンプリング中100%容量利用率(低kT/C雑音)と変換プロセス中比較器オフセットへの不感受性の利点を有する。SAR ADCの線形性制約要因は,容量不整合,サンプリングスイッチの非理想性とD/A変換器(DAC)の高内部スイッチング速度による基準電圧設定問題である。これらの性能制約要因を克服するため,摂動に基づくデジタルバックグランド補正方法と動的しきい値比較(DTC)方法を用いた,12ビット22.5/45MS/s 3.0mWサブ基数-2 SAR ADCについて述べた。その主サブ基数-2容量型SAR DACを小型MOMキャパシターアレイにより実現した。0.13μm CMOS技術により,そのSAR ADC試作品を作製した。このコア面積は0.059mm²であり,知る限りでは,報告された12b ADC中最小である。定常状態で,その信号対雑音-歪み比(SNDR),スプリアスフリーダイナミックレンジ(SFDR)と全高調波歪(THD)は各々,60.15,66.43と-61.68dBから70.72,94.63と-89.10dBに改善した。また,DTC方法により,基準跳ね返りにより,19MS/s以上でのADC線形性の劣化を効果的に無くすことを示した。

シソーラス用語： *逐次近似 ,  *ダイナミックレンジ ,  *CMOS構造 ,  *AD変換器 ,  スケーリング【計数】 ,  スイッチング ,  エネルギー効率 ,  振幅特性 ,  雑音特性 ,  高調波歪 ,  SC回路 ,  コンパレータ ,  入出力特性 ,  キャリブレーション
準シソーラス用語： SFDR ,  レールツーレール ,  SNDR

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： SFDR ,  CMOS ,  SAR ,  ADC