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J-GLOBAL ID：201002253806635780   整理番号：10A0557836

ハイブリッドCMOS/ナノアーキテクチャに対する耐故障性技法

Fault-tolerance techniques for hybrid CMOS/nanoarchitecture

著者 (3件)： MELOUKI A. (Univ. Southampton, Southampton, GBR) ,  SRIVASTAVA S. (Univ. Southampton, Southampton, GBR) ,  AL-HASHIMI B.M. (Univ. Southampton, Southampton, GBR)
資料名： IET Computers & Digital Techniques  (IET Computers & Digital Techniques)
巻： 4  号： 3  ページ： 240-250  発行年： 2010年05月 
JST資料番号： H0155D  ISSN： 1751-8601  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 分子エレクトロニクスの進歩により,リソグラフィ利用VLSI技術の制約が克服されつつある。しかし許容可能な水準の歩留りと計算信頼性の確保には,耐故障性をナノスケール回路の設計フローに統合する必要がある。本論文はまず,論理関数をルックアップテーブルとして実現するハイブリッドCMOS/ナノアーキテクチャでは,故障率が高い場合にはHamming符号やBCH符号などの単一の誤り訂正符号では耐故障性は達成できないことを示した。次に誤り訂正符号を組合せて耐故障性を実現する,以下2種の技法を提案した。1)Hamming符号とBCH符号を組合せる2次元符号化方式:5%よりも大きい故障率に対応,2)Hamming符号の故障線排除技法による補完:最大20%までの故障率に対応。ドントケア条件の存在時に達成可能な信頼性改善も推定した。提案技法の面積,待ち時間,エネルギーコストをCMOSについて推定した。

シソーラス用語： マイクロエレクトロニクス ,  半導体集積回路 ,  *フォールトトレランス ,  ハイブリッド系 ,  歩留り ,  信頼性 ,  回路設計 ,  論理関数 ,  ルックアップテーブル ,  故障率 ,  Hamming符号 ,  BCH符号 ,  誤り訂正符号 ,  組合せ ,  二次元 ,  面積 ,  待ち時間 ,  エネルギーコスト ,  CAD【計算機】
準シソーラス用語： 分子エレクトロニクス ,  CMOS集積回路 ,  *ナノエレクトロニクス ,  設計フロー

分類 (2件)： CAD,CAM  (JE10000A) ,  信頼性  (KB04040H)

タイトルに関連する用語 (4件)： CMOS ,  アーキテクチャ ,  耐故障性 ,  技法