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J-GLOBAL ID：201002255374754492   整理番号：10A1081655

基本回路とレイアウト規則性のマッチングによる制約抽出を伴うアナログレイアウト再設計手法の提案

Analog Layout Retargeting with Constraint Extraction by Matching of Fundamental Circuit Components and Layout Regularity

著者 (2件)： 柴田和彦 (北九州市大 大学院国際環境工学研究科) ,  中武繁寿 (北九州市大 大学院国際環境工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 210(VLD2010 42-56)  ページ： 43-48  発行年： 2010年09月20日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： CMOSアナログレイアウト設計において,既設計データを利用して再設計するための制約抽出手法を提案する。提案手法では,まず回路ネットリストからカレントミラーや差動対回路などの基本回路を抽出する。次に既設計レイアウトからアレイや列構造などの規則構造を抽出し,基本回路と規則構造のマッチングにより,再設計のためのレイアウト制約を決定する。以上の提案手法をコンパレータ回路の再設計に適用した事例を紹介する。(著者抄録)

シソーラス用語： *配置設計 ,  レイアウト ,  配置問題 ,  コンパレータ ,  ネットワーク ,  回路解析 ,  再設計 ,  パターンマッチング ,  電流源等価回路 ,  制約条件 ,  *アナログ集積回路
準シソーラス用語： カレントミラー ,  *レイアウト設計 ,  レイアウト問題 ,  回路網

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (5件)：

• MURATA, H. VLSI module placement based on rectangle-packing by Sequence-Pair. IEEE Trans. on CAD. 1996, 15, 12, 1518-1524
• ZHANG, X. Space-planning : Placement and modules with controlled empty area by Single-Sequence. Proc. IEEE/ACM ASP-DAC 2004. 2004, 25-30
• KODAMA, C. A novel encoding method into sequence-pair. Proc. IEEE ISCAS 2004. 2005, 5, "V-329"-"V-332"
• NOJIMA, T. Adaptive Porting of Analog IPs with Reusable Conservative Properties. Proc. IEEE ISVLSI 2006. 2006, 18-23
• NAKATAKE, S. Structured Placement with Topological Regularity Evaluation. Proc. IEEE/ACM ASP-DAC 2007. 2007, 215-220

タイトルに関連する用語 (7件)： 基本回路 ,  レイアウト ,  規則性 ,  マッチング ,  制約 ,  設計手法 ,  提案