文献

J-GLOBAL ID：201002255618881718   整理番号：10A0755048

Reed-Solomon復号器のための高速かつ低複雑性アーキテクチャ

High-Speed Low-Complexity Architecture for Reed-Solomon Decoders

著者 (2件)： LU Yung-Kuei (National Cheng Kung Univ., Tainan, TWN) ,  SHIEH Ming-Der (National Cheng Kung Univ., Tainan, TWN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E93-D  号： 7  ページ： 1824-1831  発行年： 2010年07月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,Reed-Solomon復号器のための修正ユークリッド(ME)アルゴリズムに基づく高速かつ低複雑性VLSIアーキテクチャを提案した。提案したアーキテクチャの低複雑性機能は,Truongにより提案されたMEアルゴリズムにおける冗長情報を削除するエラーの検出器及び評価器の多項式を再定式化して得た。これにより,キー方程式を解くために使用する処理要素のハードウェア効率を増し,ハードウェアを30.4%削減した。提案したアーキテクチャは,設計の初期設定を変更することによって達成した遅延の低減によりTruongのMEアルゴリズムの高速機能を保持した。解析の結果,提案したアーキテクチャは,同様の研究との比較において最小のクリティカルパス遅延,待ち時間,及び面積時間複雑度を持つことを示した。TSMC社の0.18μmプロセスを使用して実装したRS(Reed-Solomon)(255,239)復号器の設計例では,375MHzの動作周波数で3Gbpsのスループットレートを達成することができ,総ゲートカウントは27271であった。(翻訳著者抄録)

シソーラス用語： *Reed-Solomon符号 ,  *復号器 ,  高速アルゴリズム ,  誤り検出 ,  遅延評価 ,  実装設計 ,  待ち時間 ,  性質 ,  幾何学 ,  超LSI ,  *計算機アーキテクチャ ,  性能評価
準シソーラス用語： Euclid幾何 ,  VLSI ,  エラー検出 ,  低複雑性

分類 (1件)： ディジタル計算機方式一般  (JC02010O)

引用文献 (22件)：

• WICKER, S. B. Reed-Solomon Codes and Their Applications. 1994
• MASSEY, J. L. Shift-register synthesis and BCH decoding. IEEE Trans. Inf. Theory. 1969, IT-15, 1, 122-127
• CHANG, H. C. A Reed-Solomon product code (RS-PC) decoder chip for DVD applications. IEEE J. Solid-State Circuits. 2001, 36, 2, 229-238
• SARWATE, D. V. High-speed architectures for Reed-Solomon decoders. IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 2001, 9, 5, 641-655
• SHAO, H. M. A VLSI design of a pipeline Reed-Solomon decoder. IEEE Trans. Comput. 1985, C-34, 5, 393-402

タイトルに関連する用語 (3件)： 復号器 ,  低複雑性 ,  アーキテクチャ