文献

J-GLOBAL ID：201002259744418034   整理番号：10A0883565

ハードリアルタイムシステムにおける時間予測可能なアウトオブオーダ実行

Time-Predictable Out-of-Order Execution for Hard Real-Time Systems

著者 (2件)： WHITHAM Jack (Univ. York, York, GBR) ,  AUDSLEY Neil (Univ. York, York, GBR)
資料名： IEEE Transactions on Computers  (IEEE Transactions on Computers)
巻： 59  号： 9  ページ： 1210-1223  発行年： 2010年09月 
JST資料番号： C0233A  ISSN： 0018-9340  CODEN： ICTOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スーパスカラ・アウトオブオーダCPU設計は,ソウトウェアにおける命令レベル並列性を利用することによりインオーダ設計と比べてより高い性能を達成することができる。しかし,プログラムの最悪実行時間(WCET)の保証の難しさゆえにハードリアルタイムシステムには不適切であると考えられがちである。真のWCETの決定は難しいため一般に推定値が用いられる。WCET解析は有用な推定値(安全かつタイトな推定値)を決定するために用いられるプロセスである。本稿では,コード実行モデルとして仮想トレースを導入し,これを用いてプログラムのWCETを削減する。時間予測可能性およびWCET解析を犠牲にすることなしにスーパスカラ・アウトオブオーダCPUコアが命令レベル並列性を利用できるようにするための修正を提案し,評価した。M5 O3 CPUシミュレータを用いた実験により,命令レベル並列性がタイミング安全性を損なうことなしに利用され,WCETが理想的インオーダCPU設計で得られるWCETの1/2~1/4になりうるということを示した。

シソーラス用語： *プログラム実行 ,  *命令制御 ,  *計算機アーキテクチャ ,  *実時間処理 ,  システム ,  並列処理 ,  スケジューリング ,  組込みシステム
準シソーラス用語： *アウトオブオーダ実行 ,  *スーパスカラアーキテクチャ ,  ハードリアルタイム ,  命令レベル並列性 ,  マイクロアーキテクチャ

分類 (1件)： ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (3件)： リアルタイムシステム ,  予測 ,  アウトオブオーダ実行