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J-GLOBAL ID：201002265001508179   整理番号：10A0862280

ASIC設計におけるソフトエラーのモデリングおよび修正技術

Soft error modeling and remediation techniques in ASIC designs

著者 (2件)： ASADI Hossein (Dep. of Computer Engineering, Sharif Univ. of Technol., Tehran, IRN) ,  TAHOORI Mehdi B. (Chair of Dependable Nano Computing, Karlsruhe Inst. of Technol., DEU)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 41  号： 8  ページ： 506-522  発行年： 2010年08月 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 宇宙線によるソフトエラーは,ディジタルシステムの動作寿命中において主たる信頼性の脅威である。システムの信頼性,性能およびコストのバランスを取るためのディジタルシステムの信頼性パラメータの入手にとって,ソフトエラー率(SER)の速やかかつ正確な推定は本質的である。これまでのSER推定技法は,主として誤り注入およびランダムシミュレーションに基づいている。本論文では,非常に高い正確性を達成しながらSER推定時間を顕著に短縮するできる,ASIC設計のための解析的SERモデリング技法について述べる。この技法は,組合せ回路および順次回路の両方に使うことができる。また,我々のSERモデリングの枠組みで使われた誤り伝播確率(EPP)の推定値における不確定領域を得るためのアプローチについても述べる。モンテカルロ法の誤り注入およびシミュレーションと比較した結果,EPP計算値および不確定領域の両方に対し,本方法の正確さと速度向上を確認した。我々のSER推定枠組みに基づき,面積と遅延の不利益を最小化と同時に全ロジックレベル設計に対しソフトエラー抑制を最大化するため,選択ゲートの寸法再設定に基づく効果的なソフトエラーの硬化技術についても述べる。実験結果は,これらの技術が,あまり大きくない面積と遅延のオーバーヘッドをもって,ソフトエラー率を顕著に低減できることを確認した。Copyright 2010 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *ASIC ,  *ソフトエラー ,  モデリング ,  信頼性 ,  *解析モデル

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： ASIC ,  設計 ,  ソフトエラー ,  モデリング