テストパースキャン方式のためのテスト電力およびテスト量の統一的低減解法

LEI Shaochong; WANG Zhen; LIU Zeye; LIANG Feng

文献

J-GLOBAL ID：201002268291628317 整理番号：10A1001187

テストパースキャン方式のためのテスト電力およびテスト量の統一的低減解法

A unified solution to reduce test power and test volume for Test-per-scan schemes

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著者 (4件)： , , ,
資料名：
巻： 7 号： 18 ページ： 1364-1369 (J-STAGE) 発行年： 2010年
JST資料番号： U0039A ISSN： 1349-2543 資料種別：逐次刊行物 (A)
記事区分：短報発行国：日本 (JPN) 言語：英語 (EN)

テストパースキャン方式のためのテスト電力およびテスト量の統一的低減解法を提案する。MISR・並列SRSG利用の自己テスト(STUMPS)アーキテクチャーおよび開発済みのJohnsonカウンタを用いて,本提案のテストパターン発生器(TPG)により二つの遷移系列を全スキャンチェーンに適用し,被テスト回路(CUT)の一次入力がほぼ全時間で変化しないように保っている。それ故,組合せブロックおよびスキャンチェーンの両方におけるスイッチング動作を同時に低減できる。故障カバレッジに寄与しない発生テストベクトルをフィルタリングすると,残りの決定論的パターンは高圧縮性や低テスト電力のような好ましい特徴を有する。ISCAS′89ベンチマークに関するシミュレーション結果により,本提案のTPGはテスト長およびCUTの電力オーバヘッドに及ぼす影響を無視しても良いことを実証する。(翻訳著者抄録)

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集積回路一般

引用文献 (8件)：

[1] M. Nourani, M. Tehranipoor, and N. Ahmed, “Low-transition test pattern generation for BIST-based applications,” IEEE Trans. Comput., vol. 57, no. 3, pp. 303-315, March 2008.
[2] P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch, and H. J. Wunderlich, “A modified clock scheme for a low power BIST test Pattern generator,” Proc. 19th IEEE Int. VLSI Test Symp., Marina Del Rey, California, USA 10.1109/VTS.2001.923454, pp. 306-311, April 2001.
[3] S. Wang and S. K. Gupta, “DS-LFSR: a BIST TPG for low switching activity,” IEEE Trans. Computer-Aided Design Integr. Circuits Syst., vol. 21, no. 7, pp. 842-851, July 2002.
[4] S. Wang and S. K. Gupta, “LT-RTPG: a new test-per-scan BIST TPG for low switching activity,” IEEE Trans. Computer-Aided Design Integr. Circuits Syst., vol. 25, no. 8, pp. 1565-1574, Aug. 2006.
[5] M. A. Gabarro, M. Lopez, J. Figueras, P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch, P. Teixeira, and M. Santos, “Low power BIST by filtering non-detecting vectors,” Journal of Electronic Testing, vol. 16, no. 3, pp. 193-202, June 2000.

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