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J-GLOBAL ID：201002268610811189   整理番号：10A1081662

ソフトエラーに起因するパルスのラッチ確率のモデル化

Modeling of Latching Probability of Soft-Error-Induced Pulse

著者 (3件)： 平田元春 (九大 大学院システム情報科学府) ,  吉村正義 (九大 大学院システム情報科学研究院) ,  松永裕介 (九大 大学院システム情報科学研究院)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 210(VLD2010 42-56)  ページ： 83-88  発行年： 2010年09月20日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： LSI(Large Scale Integrated Circuit)の信頼性を低下させる要因の一つとして,放射性粒子により回路素子の出力の反転が引き起こされるソフトエラーと呼ばれる現象が挙げられる。設計された回路が所望のソフトエラー耐性を持つか判断するため,設計者は回路のソフトエラー耐性を評価する必要がある。ソフトエラー耐性を評価する際,フリップフロップ(以下FF)の入力へ伝搬したパルスがラッチされる確率を計算する必要がある。既存研究ではパルス幅等をパラメータとしたラッチ確率のモデル化が行われている。そのモデルではパルス幅に比例してラッチ確率が計算できるとしている。しかし,実際のラッチ確率はパルス幅に比例しておらず,既存のモデルはラッチ確率を過小見積もりしている。そこで本稿では,既存のモデルと比べて精度の高いモデルの構築を行った。また,既存のモデルが考慮していない遷移時間をパラメータに加えたモデル化を行い精度の向上を図った。単位時間当たりにソフトエラーが発生し外部出力へ誤った値が出力される確率であるSER(Soft Error Rate)を用いてモデルの評価を行った結果,既存のモデルがSERを5.8%過小に見積もっているのに対し,本稿のモデルは0.03%程度の誤差でSERが計算可能であることを確認した。(著者抄録)

シソーラス用語： LSI【IC】 ,  *ソフトエラー ,  誤り率 ,  双安定回路 ,  *ラッチ回路 ,  パルス幅 ,  変化 ,  解析モデル ,  確率モデル ,  モデリング
準シソーラス用語： ソフトエラー率 ,  フリップフロップ ,  *ラッチ確率 ,  近似モデル ,  遷移時間

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (5件)：

• 長田健一. 低電力SRAMの技術動向. 信学技報. 2004, 104, 23, 17-27
• MITRA, S. Combinational Logic Soft Error Correction. Proc. IEEE Intl. Test Conf., 2006. 2006
• MOHANRAM, K. Cost-Effective Approach for Reducing Soft Error Failure Rate in Logic Circuits. Proc. Intl. Test. Conf., 2003. 2003, 893-901
• SHIVAKUMAR, P. Modeling the Effect of Technology Trends on the Soft Error Rate of Combinational Logic. Proc. International Conference on Dependable Systems and Networks, 2002. 2002, 389-398
• 小津和大昌. セルベース設計に適したSER評価の為のパルス発生確率解析手法. 信学技報. 2009, 109, DC-12, 43-48

タイトルに関連する用語 (5件)： ソフトエラー ,  起因 ,  パルス ,  確率 ,  モデル化