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J-GLOBAL ID：201002273194547608   整理番号：10A0612217

強化二重経路ΔΣA/Dコンバータ

An Enhanced Dual-Path ΔΣ A/D Converter

著者 (3件)： NISHIDA Yoshio (Toyohashi Univ. Technol., Toyohashi-shi, JPN) ,  HAMASHITA Koichi (Asahi Kasei Microdevices Corp., Atsugi-shi, JPN) ,  TEMES Gabor C. (Oregon State Univ., Oregon, USA)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E93-C  号： 6  ページ： 884-892  発行年： 2010年06月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,強化二重経路ΔΣアナログディジタル変換器について述べた。他のアーキテクチャと比較して強化アーキテクチャは,如何なる不安定性問題無しにノイズ成形次数を増大し,多段ノイズ成形アーキテクチャに等価なアナログ複雑性を表示した。本ΔΣ変換器は,この新しいアーキテクチャに基づいた。システムレベルにおけるコモンモード誤差を低減する2重差分構造のみならず,フィードバック信号のタイミング制約を緩和する遅延フィードイン構造も採用した。回路実現に関しては,量子化ノイズ成形の1次強化をスイッチドキャパシタ回路技術により達成した。本回路を,低歪み構造においてアクティブ加算器に組み込んだ。強化ブロックによりクロックの付加位相を供給する支援クロック発生回路もまたCMOS論理ゲートにおいて実現した。ディジタル動的要素整合化回路(即ちセグメント化データ加重平均回路)を設計し,変調器のフィードバックDACにより誘起される不整合誤差を低減した。0.18μmCMOSプロセスにおいて作成した試験チップにより,40MHzクロックでの1.0MHz信号帯域幅に対して75dBの信号対雑音比(SNDR)を示した。-4.5dB100kHzの入力信号を与えたときに,第2高調波は-101dB,第3高調波は--94dBであった。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  成形 ,  誤差 ,  フィードバック ,  量子化雑音 ,  *SC回路 ,  加算器 ,  高調波 ,  経路 ,  DA変換 ,  *CMOS
準シソーラス用語： クロック発生器 ,  コモンモード ,  ノイズ ,  加重平均 ,  信号対雑音比 ,  論理ゲート

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

引用文献 (22件)：

• RAZAVI, B. Principles of data conversion system design. 1995
• NORSWORTHY, S. eds. Delta-sigma converters. 1996
• SCHREIER, R. Understanding delta-sigma data converters. 2005
• LEE, K. Enhanced split-architecture Δ-Σ ADC. Electron. Lett. 2006, 42, 13, 737-738
• ZHANG, Z. A dual-path 2-0 MASH ADC with dual digital error correction. Ph.D. Dissertation, Oregon State University. 2007

タイトルに関連する用語 (3件)： 強化 ,  経路 ,  コンバータ