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J-GLOBAL ID：201002274984005046   整理番号：10A0587502

非急峻ソース/ドレイン接合とゲートアンダーラップのダブルゲートMOSFETにおけるフリンジ容量のための物理モデル

A Physical Model for Fringe Capacitance in Double-Gate MOSFETs With Non-Abrupt Source/Drain Junctions and Gate Underlap

著者 (2件)： AGRAWAL Shishir (Univ. Florida, FL, USA) ,  FOSSUM Jerry G. (Univ. Florida, FL, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 57  号： 5  ページ： 1069-1075  発行年： 2010年05月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FinFETのようなナノスケールダブルゲート(DG)MOSFETでは,短チャネル効果(SCE),寄生G-S/Dフリンジ容量,寄生直列抵抗の間でトレードオフを得るためにアンドープ超薄基体とゲートソース/ドレインアンダーラップで設計する。ナノスケールDG MOSFETの寄生G-S/Dフリンジ容量の内部および外部成分をデバイス構造の面から物理的にモデル化した。モデルはフリンジ容量をアンダーラップで支配されるデバイス短チャネル効果と関連させ,実効チャネル長への洞察を与える。本モデルを異なるデバイス構造にたいして評価し,数値シミュレーション結果との一致を得た。リング発振シミュレーションによりナノスケールFin FET CMOSの速度を律則するフリンジ容量に重要性を述べ,C_fを減少させて速度を速めるデバイス設計指針を提供した。

シソーラス用語： 長さ ,  MOS構造 ,  実効値 ,  FET【トランジスタ】 ,  *漂遊容量 ,  *MOSFET ,  素子構造 ,  モデリング ,  シミュレーション ,  指針 ,  モデル
準シソーラス用語： FinFET ,  *ダブルゲート ,  チャネル長 ,  デバイス構造 ,  モデル化 ,  寄生容量 ,  数値シミュレーション ,  設計指針 ,  *物理モデル

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： ソース ,  ドレイン ,  ダブルゲートMOSFET ,  物理モデル