文献

J-GLOBAL ID：201002275594696826   整理番号：10A0205170

動的再構成プロセッサへプログラム全部をマッピングするための高水準合成の課題

High-level Synthesis Challenges for Mapping a Complete Program on a Dynamically Reconfigurable Processor

著者 (5件)： TOI Takao (NEC Corp.) ,  NAKAMURA Noritsugu (NEC Corp.) ,  KATO Yoshinosuke (NEC Corp.) ,  AWASHIMA Toru (NEC Corp.) ,  WAKABAYASHI Kazutoshi (NEC Corp.)
資料名： IPSJ Transactions on System LSI Design Methodology (Web)  (IPSJ Transactions on System LSI Design Methodology (Web))
巻： 3  ページ： 91-104 (J-STAGE)  発行年： 2010年 
JST資料番号： U0110A  ISSN： 1882-6687  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,動的再構成プロセッサ(DSP)へプログラム全部を効率良くマッピングするための高水準合成器を示す。最初に,制御中心のプログラムに適切な筆者らのDRPアーキテクチャを紹介するが,これは多数の処理要素(PE)から成る「コンテキスト」を切り替える独立の有限状態機械を備えている。次にこのDRPに最適化した,3種の新技法を提案する。第一に,合成した制御ステップをどのようにコンテキストへマッピングするかを説明する。第二に,このDRPの空間および時間両次元を考慮した,ループパイプライン化に対するモジュロスケジューリングアルゴリズムを述べる。最後に,クロック周波数を最適化するためのスケジューリング技法を説明するが,これは多重化器,配線とルーティングスイッチの遅延を活用できる。JPEG型画像復号器の実例を示し,この方法を評価した。実験結果は,高い面積効率がコンテキスト間のPE数均衡により達成されることを示す。パイプラインなしの場合と比較してパイプライン化により性能は総体として3.6倍に向上するが,演算ユニット数の増加は2.2倍であった。クロック周波数は,正確な遅延推定により最大化される。(翻訳著者抄録)

シソーラス用語： 専用プロセッサ ,  計算機プログラム ,  計算機アーキテクチャ ,  文脈 ,  データパス ,  *論理合成 ,  有限状態機械 ,  写像 ,  パイプライン処理 ,  計算機アルゴリズム ,  周波数 ,  多重装置 ,  経路選定 ,  遅れ ,  効率 ,  精度 ,  並列処理 ,  コンパイラ ,  データフローグラフ ,  性能評価 ,  JPEG ,  復号器 ,  環境 ,  CAD【計算機】 ,  通信操作
準シソーラス用語： *動的再構成プロセッサ ,  再構成可能データパス ,  スケジューリングアルゴリズム ,  クロック周波数 ,  時間遅延 ,  面積効率 ,  推定精度 ,  統合開発環境

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  CAD,CAM  (JE10000A)

引用文献 (23件)：

• 1) Mei, B., et al.: Design Methodology for a Tightly Coupled VLIW/Reconfigurable Matrix Architecture: A Case Study, Proc. DATE'04, Vol.2, pp.21224-21229 (Feb. 2004).
• 2) Amano, H., et al.: MuCCRA chips: Configurable dynamically reconfigurable processors, A-SSCC 2007, pp.384-387 (Nov. 2007).
• 3) Motomura, M.: A Dynamically Reconfigurable Processor Architecture, Microprocessor Forum (Oct. 2002).
• 4) Bondalapati, K.: Parallelizing DSP nested loops on reconfigurable architectures using data context switching, Proc. 38th DAC, pp.273-276, (2001).
• 5) Sato, T., Watanabe, H. and Shibata, K.: Implementation of dynamically reconfigurable processor DAPDNA-2, VLSI Design, Automation and Test, pp.323-324 (Apr. 2005).

タイトルに関連する用語 (3件)： 動的再構成プロセッサ ,  マッピング ,  高水準