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J-GLOBAL ID：201002277395552672   整理番号：10A1606586

高性能プロセッサのクロック設計技術

Clock Design Technology for High-Performance Processors

著者 (2件)： 石坂欣也 (富士通) ,  小松裕成 (富士通)
資料名： Fujitsu  (Fujitsu)
巻： 61  号： 6  ページ： 531-536  発行年： 2010年11月10日 
JST資料番号： F0397A  ISSN： 0016-2515  CODEN： FUJTA  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： サーバに搭載される高性能プロセッサにおいて,高周波クロック信号をチップ全体に分配するための設計技術を紹介する。クロック同期方式では,プロセッサ内のすべての同期式順序回路に,同じタイミングでクロック信号が到達するように設計しなければならない。クロック周波数の高速化,チップサイズの増大,低抵抗配線の使用により,チップ内配線のインダクタンスの影響が無視できなくなっているので,設計時にはインダクタンスを十分考慮する必要がある。本技術は,クロックのスキューやクロストークノイズを抑えるための回路設計技術,またその技術を実際のチップ内に実現するCAD技術から構成される。さらに,実際に設計したクロック回路をシミュレーションして,クロック伝送におけるインダクタンスの影響を設計段階で電気的に解析することができ,プロセッサの高性能化に貢献している。(著者抄録)

シソーラス用語： *マイクロプロセッサ ,  *クロック ,  *同期 ,  順序回路 ,  インダクタンス ,  信号歪 ,  クロストーク ,  性能
準シソーラス用語： *高性能プロセッサ ,  スキュー ,  高性能化

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (3件)：

• C. チェンほか: LSI配線の解析と合成, 培風館, 2003.
• N. Ito et al.: A physical design methodology for 1.3 GHz SPARC64 microprocessor. International Conference on Computer Design, 2003, p. 204-210.
• 伊藤則之ほか: 2.16 GHz SPARC64マイクロプロセサ設計用タイミング・レイアウト設計手法. DAシンポジウム2005, p. 255-260, 2005.

タイトルに関連する用語 (4件)： 高性能 ,  プロセッサ ,  クロック ,  設計