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J-GLOBAL ID：201002277807249643   整理番号：10A1025979

仮想出力キューイング方式に基づいた低遅延オンチップルータの開発

著者 (2件)： NGUYEN Son-Truong (立命館大 大学院理工学研究科) ,  小柳滋 (立命館大 大学院理工学研究科)
資料名： 電子情報通信学会論文誌 D  (IEICE Transactions on Information and Systems (Japanese Edition))
巻： J93-D  号： 10  ページ： 2222-2230  発行年： 2010年10月01日 
JST資料番号： S0757C  ISSN： 1880-4535  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： NoC(Network-on-Chip)において,通信のレイテンシはSoC上の応用の性能を左右する最も重要な要素の一つである。本論文では,NoCの通信レイテンシを低減するため,仮想出力キューイング方式を用いた低遅延ルータのアーキテクチャを提案する。仮想出力キューイング方式を用いることにより,ルータ内部のパイプラインのステージ数を4から2に削減することが可能となる。更に,この二つのステージを投機的に並列実行することにより,パケット転送の遅延を1クロックに抑えることができる。提案するルータアーキテクチャをFPGA上に実装し,通信レイテンシ,面積,消費電力について評価した。その結果,提案方式が従来の仮想チャネル方式に比べてスライス数(バッファを含まず)を65.4%,通信レイテンシを45.5%削減できることが示された。(著者抄録)

シソーラス用語： *相互結合網 ,  遅れ ,  遅延特性 ,  待ち時間 ,  待ち行列 ,  *ルータ【通信】 ,  通信チャネル ,  超LSI ,  信号伝送 ,  通信装置
準シソーラス用語： *NoC ,  仮想チャネル ,  パケット転送 ,  *仮想出力キューイング

分類 (2件)： 計算機網  (JC03000K) ,  半導体集積回路  (NC03162T)

引用文献 (15件)：

• L. Benini and G. De Micheli,“Networks on chips: A new SoC paradigm,” Computer, vol.35, no.1, pp. 70-78, Jan.2002.
• W. J. Daily and B. Towles,“Route packets, not wires: On-chip interconnection networks,” The 38th ACM Design Automation Conference, pp. 684-689, Las Ve gas, Nevada, USA, June 2001.
• T. Bjerregaard and S. Mahadevan,“A survey of re search and practices of network-on-chip,” ACM Com-puting surveys, vol.38, March 2006.
• L.-S Peh and W. Daily,“A delay model and spec ulative architecture for pipelined routers,” Seventh International Symposium on High-Performance Com puter Architecture, pp. 255-266, 2001.
• W. J. Daily and B. Towles, Principles and Practices of Interconnection Networks, Morgan Kaufmann, 2004.

タイトルに関連する用語 (5件)： 仮想 ,  キューイング ,  低遅延 ,  オンチップルータ ,  開発