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J-GLOBAL ID：201002281108079578   整理番号：10A0402519

32nm CMOSによるDSP/メディアアクセレレータのための,320mVから1.2Vダイ上の細粒度再構成可能ファブリケーション

A 320mV-to-1.2V On-Die Fine-Grained Reconfigurable Fabric for DSP/Media Accelerators in 32nm CMOS

著者 (10件)： AGARWAL Amit (Intel, OR) ,  MATHEW Sanu K (Intel, OR) ,  HSU Steven K (Intel, OR) ,  ANDERS Mark A (Intel, OR) ,  KAUL Himanshu (Intel, OR) ,  SHEIKH Farhana (Intel, OR) ,  RAMANARAYANAN Rajaraman (Intel, OR) ,  SRINIVASAN Suresh (Intel, OR) ,  KRISHNAMURTHY Ram (Intel, OR) ,  BORKAR Shekhar (Intel, OR)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2010  ページ： 444-446  発行年： 2010年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 計算集約的なDSP/メディア処理応用においては,マイクロプロセッサプラットフォームにおいて,高いエネルギー効率を達成するために専用ハードウェアアクセレレータが必要となる。ダイ上の(オンダイ)再構成可能アレイは,動的な実行時プログラマビリティによる柔軟なアクセレレータを実現できる。そして,ダイ面積を縮小し,市場投入時間を短縮できる。本論文では,超低電圧細粒度再構成可能アクセレレータを,32nm high-k/metal-gate CMOSでファブリケーションした。これは,プロセス/電圧/温度(PVT)変化耐性レジスタファイルを有するハイブリッド再構成可能ロジックブロック(CLB)アレイからなり,電力制約モバイルマイクロプロセッサ上でのDSP/メディア・アルゴリズムのオンダイ加速を目的としている。I/Oオペランドと中間結果を記憶する64エントリx32bレジスタファイルと隣接CLBとの間のコミュニケーションのためのインターコネクションネットワークを有するハイブリッド6CLBアレイからなる。

シソーラス用語： 専用プロセッサ ,  *ディジタル信号プロセッサ ,  *半導体集積回路 ,  CMOS構造 ,  半導体プロセス ,  マルチメディア ,  再構成 ,  計算機アーキテクチャ ,  マイクロプロセッサ ,  信頼性 ,  レジスタ ,  相互接続
準シソーラス用語： CMOS工程 ,  *DSP【プロセッサ】 ,  インターコネクション ,  コンピュータアーキテクチャ ,  レジスタファイル

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： CMOS ,  DSP ,  ダイ ,  細粒度 ,  再構成可能