文献

J-GLOBAL ID：201002284819885576   整理番号：10A0611051

22nmノードの6T SRAMのためのFD-SOI技術の性能と面積スケーリングの利点

Performance and Area Scaling Benefits of FD-SOI Technology for 6-T SRAM Cells at the 22-nm Node

著者 (8件)： SHIN Changhwan (Univ. California, CA, USA) ,  CHO Min Hee (Univ. California, CA, USA) ,  TSUKAMOTO Yasumasa (Univ. California, CA, USA) ,  TSUKAMOTO Yasumasa (Soitec, TX, USA) ,  NGUYEN Bich-Yen (Renesas Technol. Corp., Tokyo, JPN) ,  MAZURE Carlos (Renesas Technol. Corp., Tokyo, JPN) ,  NIKOLIC Borivoje (Univ. California, CA, USA) ,  LIU Tsu-Jae (Univ. California, CA, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 57  号： 6  ページ： 1301-1309  発行年： 2010年06月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トランジスタ閾値電圧(V_TH)ランダム変動の原因は線端粗さ(LER)とランダムドーパント揺らぎ(RDF)であるが,非常に薄い(~10nm)埋め込み酸化膜(BOX)と高濃度基板の軽濃度(完全空乏化,FD)SOI MOSFETがパラメータ変動とDRFの影響低減に効果的とされている。FD-SOI MOSFETの性能と閾値変動を,3Dシミュレーションで通常のバルクMOSFETと比較した。同じI_OFFに対してFD-SOIデバイスは駆動電流が高く,ランダムV_TH変動は小さかった。セル面積を固定するとFD-SOI技術は静雑音余裕(SNM)歩留まりが改善され,書き込み電流(I_w)歩留まりも改善した。歩留まりを固定すればF-SOIセルは面積を~25%節約可能である。6σの最小動作電圧はFD-SOIで~0.6V,バルクセルで~0.8Vである。

シソーラス用語： 半導体 ,  MOSFET ,  *SOI構造 ,  *SRAM ,  可変性 ,  変動 ,  シミュレーション ,  素子構造 ,  電流電圧特性 ,  歩留り ,  CMOS
準シソーラス用語： 3Dシミュレーション ,  パラメータ変動 ,  変動性

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： ノード ,  SRAM ,  面積 ,  スケーリング ,  利点