文献

J-GLOBAL ID：201002287360798283   整理番号：10A0402500

PVT変化に対する過渡的誤り耐性と適応性のための,タイミングエラー検出と補正を用いた高電力効率32b ARM ISAプロセッサ

A Power-Efficient 32b ARM ISA Processor Using Timing-Error Detection and Correction for Transient-Error Tolerance and Adaptation to PVT Variation

著者 (6件)： BULL David (ARM, Cambridge, GBR) ,  DAS Shidhartha (ARM, Cambridge, GBR) ,  SHIVSHANKAR Karthik (ARM, Cambridge, GBR) ,  DASIKA Ganesh (Univ. Michigan, MI) ,  FLAUTNER Krisztian (ARM, Cambridge, GBR) ,  BLAAUW David (Univ. Michigan, MI)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2010  ページ： 382-384  発行年： 2010年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Razorはタイミングエラーの動的検出と訂正のためのハイブリッド手法である。本論文では,今日の産業界の代表的なプロセッサにおけるタイミングパスを有するプロセッサにRazorを適用したケースを報告する。1GHz以上の周波数で動作し,高速で過渡的なタイミング関連事象が頻発する様なケースである。このプロセッサはUMC(United Microelectronics Corporation)社の65nmプロセス上で実装した。パイプラインはマイクロアーキテクチャデザインとパス等価を用いてバランスさせた。全てのステージのクリティカルパス遅延をほぼ同じとした。誤り訂正はパイプラインフラッシュと次の未実行命令からの開始という操作からなる。電圧低下を含む状態変化に対する評価結果を,他の手法と比較して示した。

シソーラス用語： *マイクロプロセッサ ,  *誤り検出 ,  過渡応答 ,  適応性 ,  誤り訂正 ,  電力効率 ,  ハイブリッド方式 ,  パイプライン処理 ,  計算機アーキテクチャ
準シソーラス用語： *エラー検出 ,  エラー訂正 ,  タイミング制御 ,  マイクロアーキテクチャ ,  過渡的特性

分類 (2件)： ディジタル計算機ハードウェア一般  (JC04010C) ,  信頼性  (KB04040H)

タイトルに関連する用語 (6件)： PVT ,  誤り耐性 ,  適応性 ,  エラー検出 ,  電力効率 ,  プロセッサ