異なるセル総数最小化のための性能制約付きトランジスタサイジング

YOSHIDA Hiroaki; FUJITA Masahiro

文献

J-GLOBAL ID：201002289492732470 整理番号：10A1754662

異なるセル総数最小化のための性能制約付きトランジスタサイジング

Performance-Constrained Transistor Sizing for Different Cell Count Minimization

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資料名：
巻： 18 ページ： 252-262 (J-STAGE) 発行年： 2010年
JST資料番号： U0109A ISSN： 1882-6652 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

トランジスタサイジングから得られた連続サイズの回路は極めて多様なサイズを持つゲートから構成されている。各ゲートが一つのセルにより実装されているスタンダードセルに基づく設計フローにおいては,回路全体を実装するために膨大な数の異なるセルの準備が必要となる。本論文では,第一に,性能制約付き異なるセルの総数最小化問題の形式的定式化を行い,次に,面積,遅延,電力といった性能制約条件下におけるセル数の反復的最小化を行う効果的なヒューリスティックを提案した。90nm製造技術の中で実装されたISCAS 85ベンチマーク回路上の実験結果により,1%の遅延の悪化は生じるが,平均的に74.3%の異なるセルの総数の削減が実現することを示した。代表的な離散サイズを持つセルライブラリを用いた回路と比較して,ここではまた,提案手法により同一数のセルを用いてより優れた回路が生成可能になることを示した。(翻訳著者抄録)

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トランジスタ , 半導体集積回路 , その他のオペレーションズリサーチの手法

引用文献 (20件)：

1) Fishburn, J.P. and Dunlop, A.E.: TILOS: A posynomial programming approach to transistor sizing, Proc. IEEE Int. Conf. Computer-Aided Design, pp.326-328 (1985).
2) Sapatnekar, S.S., et al.: An Exact Solution to the Transistor Sizing Problem for CMOS Circuits Using Convex Optimization, IEEE Trans. Computer-Aided Design, Vol.12, No.11, pp.1621-1634 (1993).
3) Chen, C.P., et al.: Fast and Exact Simultaneous Gate and Wire Sizing by Lagrangian Relaxation, IEEE Trans. Computer-Aided Design, Vol.18, No.7, pp.1014-1025 (1999).
4) Conn, A.R., Elfadel, I.M., Molzen, W.W. Jr., O'Brien, P.R., Strenski, P.N., Visweswariah, C. and Whan, C.B.: Gradient-Based Optimization of Custom Circuits Using a Static-Timing Formulation, Proc. ACM/IEEE Design Automation Conf., pp.452-459 (1999).
5) Panda, R., Dharchoudhury, A., Edwards, T., Norton, J. and Blaauw, D.: Migration: A New Technique to Improve Synthesized Designs through Incremental Customization, Proc. ACM/IEEE Design Automation Conf., pp.388-391 (1998).

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