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J-GLOBAL ID：201002294347168730   整理番号：10A1320979

局所遅延変動の最小化のための選択冗長性を用いた設計手法

Selective Redundancy-Based Design Techniques for the Minimization of Local Delay Variations

著者 (3件)： STANISAVLJEVIC Milos (EPFL, Lausanne, CHE) ,  SCHMID Alexandre (EPFL, Lausanne, CHE) ,  LEBLEBICI Yusuf (EPFL, Lausanne, CHE)
資料名： IEEE International Symposium on Circuits and Systems  (IEEE International Symposium on Circuits and Systems)
巻： 2010 Vol.4  ページ： 2486-2489  発行年： 2010年 
JST資料番号： A0757A  ISSN： 0271-4302  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スケーリング技術に対する速度と面積/電力に関するディジタル集積回路の歩留まりを最適化するための新しいアプローチを示した。この手法は,回路の重要な部品に及ぼす冗長性を用いたダイ内変動の影響を低減することを意図している。本手法に固有な特性は,回路が動作する最大周波数の改善はより大きな変動に対してより高くなるということにある。本手法を65nm CMOS技術に適用することができる。

シソーラス用語： *ディジタル集積回路 ,  歩留り ,  スケーリング【計数】 ,  冗長性 ,  双安定回路 ,  CMOS構造 ,  *MOS集積回路 ,  最適化 ,  回路設計
準シソーラス用語： フリップフロップ回路 ,  最小化

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 遅延 ,  最小化 ,  冗長性 ,  設計手法