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J-GLOBAL ID：201002294375340506   整理番号：10A1321406

機能ユニットのデータ依存待ち時間活用によるエネルギー効率改善

Improving Energy Efficiency of Functional Units by Exploiting their Data-Dependent Latency

著者 (5件)： OU Shih-Hao (National Chiao Tung Univ., TWN) ,  LIN Yen-Cheng (National Chiao Tung Univ., TWN) ,  LIN Tay-Jyi (National Chiao Tung Univ., TWN) ,  LIN Tay-Jyi (Industrial Technol. Res. Inst., TWN) ,  LIU Chih-Wei (National Chiao Tung Univ., TWN)
資料名： IEEE International Symposium on Circuits and Systems  (IEEE International Symposium on Circuits and Systems)
巻： 2010 Vol.6  ページ： 4165-4168  発行年： 2010年 
JST資料番号： A0757A  ISSN： 0271-4302  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 通常のタイミング最適化同期回路の設計は,最長クリティカルパス遅延に制約される最悪時設計である。しかし回路のパス遅延はデータ依存であり,入力データのごく一部しかクリティカルパスは実行しない。この事実に着目し,本論文は,機能ユニットのデータ依存待ち時間を活用し,僅かな性能劣化で顕著な省エネルギーの達成を可能とする,エネルギー効率の良い可変待ち時間機能ユニットの設計フローを提案した。提案方式を評価するため,90nm CMOSセルライブラリで合成した2種の8ビット乗算器を比較したが,提案した設計により僅か0.17%の性能劣化で21%の省エネルギーが実現できた。次に他の省エネルギー手法であるパイプライン化設計と,5段パイプライン化DSPモデルを利用して比較し,提案技法によりエネルギー遅延積性能が23~28%向上するという結果を得た。

シソーラス用語： *同期回路 ,  *回路設計 ,  待ち時間 ,  依存性 ,  データ ,  省エネルギー ,  *エネルギー効率 ,  乗算器 ,  パイプライン処理 ,  ディジタル信号プロセッサ ,  データパス ,  遅れ ,  半導体プロセス ,  論理合成 ,  回路シミュレーション ,  CAD【計算機】
準シソーラス用語： タイミング制約 ,  オペランド ,  回路遅延 ,  CMOSプロセス ,  設計フロー

分類 (2件)： CAD,CAM  (JE10000A) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 機能ユニット ,  待ち時間 ,  活用 ,  エネルギー ,  効率改善