プレーナCMOSスケーリング継続のためのSOIとバルクFinFET代替えベンチマーキング

CHIARELLA T.; WITTERS L.; MERCHA A.; KERNER C.; RAKOWSKI M.; ORTOLLAND C.; RAGNARSSON L.-a.; PARVAIS B.; DE KEERSGIETER A.; KUBICEK S.; REDOLFI A.; VRANCKEN C.; BRUS S.; LAUWERS A.; ABSIL P.; BIESEMANS S.; HOFFMANN T.

文献

J-GLOBAL ID：201002294377018415 整理番号：10A0702835

プレーナCMOSスケーリング継続のためのSOIとバルクFinFET代替えベンチマーキング

Benchmarking SOI and bulk FinFET alternatives for PLANAR CMOS scaling succession

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資料名：
巻： 54 号： 9 ページ： 855-860 発行年： 2010年09月
JST資料番号： H0225A ISSN： 0038-1101 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：イギリス (GBR) 言語：英語 (EN)

マルチゲートアーキテクチャは優れた静電的と短チャネル効果制御のため,更なるCMOSスケーリング実現の鍵と考えられている。FinFETはΩゲート,Πゲート,ゲートオールアラウンドなどを含むファミリの注目アーキテクチャの1つを代表する。それらは,これまでSOIオプションに,より多くの努力が注ぎ込まれたが,SOIあるいはバルク基板から出発して容易に製造できる。本稿ではそれらの臨界電気性能指数(FOM)とそれらの限界を報告した。両代替えはプレーナCMOSより優れたスケーラビリティ(しきい値電圧-V_tvsL)を示し,かつ類似のデバイス固有性能(I_offvsI_on)を示した。SOI基板と低ドープフィンを導入することにより低接合容量,高移動度および低減しきい値電圧不整合による電圧利得がえられた。寄生容量と抵抗を最小化する最適集積を使ってSOIとバルクFinFETの両方に対し10ps/段以下の遅延を持つ高性能FinFETリング発振器を実証した。またSRAMセルが動作することと,2つのFinFET集積方式に対し電源電圧(VDD)によるスケーリング類似性を持つことを報告した。Copyright 2010 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

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半導体集積回路 , 固体デバイス計測・試験・信頼性

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