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J-GLOBAL ID：201002296998028824   整理番号：10A0271566

チェイン再オーダリングとテスト圧縮技術による試験パワー,容積,ルーティングコストの低減に関して

On Reducing Test Power, Volume and Routing Cost by Chain Reordering and Test Compression Techniques

著者 (3件)： LIN Chia-Yi (National Chiao Tung Univ., Hsinchu, TWN) ,  HSU Li-Chung (Springsoft Co., TWN) ,  CHEN Hung-Ming (National Chiao Tung Univ., Hsinchu, TWN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E93-C  号： 3  ページ： 369-378  発行年： 2010年03月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： VLSI製造技術の進歩で,単一の集積回路で全体の電子回路システムを実行できる。SoCデザインにおける複雑さのため,回路テスト容易性は最もやりがいがある作業の1つになる。試験可能性設計(DFT)における綿密な計画がなければ,回路はそれより正常な機能モードにおける試験モード運転によるパワーを消費する。損失総合収率と即時の回路破損を含んでいて,この高い試験パワーは問題を起こすかもしれない。ここでは,スキャン・ベースのDFT電力散逸を最小にするための2つのアプローチを提示する。まず最初の方法論は,セル位置決めの後にリロケーションする,スキャン連鎖におけるルーティング経費を含んでいる。2番目の方法論が低いパワーのためのテストパターン圧縮を提供する。[18],[19]からの異なったコスト評価で,セールスマン巡回問題Traveling Salesman Problem(TSP)として第1の問題を定式化する。 そして,それを解決するために効率的なヒューリスティックを適用する。2番目の問題では,下側のスキャン試験電力散逸のために選択しているスキャン連鎖アーキテクチャを提供して,簡単な,しかし,有効な符号化スキームを実行する。ISCAS89年のベンチマークの実験結果は,最初の方法論が[19]における最近の結果と比べて同じ低いルーティング・コストの下で節約される最大10%の平均電力を得るのを示している。2番目の方法論は,SCAS89年のベンチマークの1つにおける,0を有するすべての気にかけない(X)ビットをいっぱいにすることと比べて17%の試験パワーを短縮する。また,これらの2つの手法のインテグレーションフローを供給する。(翻訳著者抄録)

シソーラス用語： 超LSI ,  集積回路 ,  *電力消費 ,  アルゴリズム ,  回路試験 ,  位置決め ,  経路選定 ,  通信操作
準シソーラス用語： *VLSI ,  ルーティング ,  最適アルゴリズム

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (39件)：

• CROUCH, A. Design-for-Test for Digital IC's and Embedded Core Systems. 1999
• NICOLICI, N. Power-Constrained Testing of VLSI Circuits. 2003
• KAJIHARA, S. Test data compression using don't-care identification and statistical encoding. Proc. Asian Test Symposium, 2002. 2002, 67-72
• NOURANI, M. RL-Huffman encoding for test compression and power reduction in scan applications. ACM Trans. Des. Autom. Electron. Syst. 2005, 10, 1, 91-115
• LEE, I. The efficient multiple scan chain architecture reducing power dissipation and test time. Proc. IEEE Asian Test Symposium, 2004. 2004, 94-97

タイトルに関連する用語 (7件)： チェイン ,  オーダ ,  テスト ,  試験 ,  パワー ,  容積 ,  ルーティング