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J-GLOBAL ID：201002298513729350   整理番号：10A0794116

TSV-マイクロC4はんだ相互配線を用いた3Dチップ積層および信頼性

3D Chip Stacking & Reliability Using TSV-Micro C4 Solder Interconnection

著者 (5件)： AU K.Y. (United Test and Assembly Center Ltd(UTAC), Singapore) ,  KRIANGSAK S.L. (United Test and Assembly Center Ltd(UTAC), Singapore) ,  ZHANG X.R. (United Test and Assembly Center Ltd(UTAC), Singapore) ,  ZHU W.H. (United Test and Assembly Center Ltd(UTAC), Singapore) ,  TOH C.H. (United Test and Assembly Center Ltd(UTAC), Singapore)
資料名： Proceedings. Electronic Components & Technology Conference  (Proceedings. Electronic Components & Technology Conference)
巻： 60th Vol.3  ページ： 1376-1384  発行年： 2010年 
JST資料番号： H0393A  ISSN： 0569-5503  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 28nm技術ノード以降のフリップチップパッケージでは,基板ルーティングやパッケージの信頼性の問題がある。本稿では,3D-TSVチップ積層技術について検討した。上層チップはピッチ100μmで高さ40μmの鉛フリーマイクロはんだバンプを,下層のTSインターポーザはピッチ250μmで高さ90μmに設定して,2つのチップ積層フリップチップチップスケールパッケージ実験を行なった。上層チップをキャピラリアンダーフィルで,下層チップとパッケージ全体を成形用アンダーフィルで封入した。この結果により,C4はんだバンプを用いた多層薄チップ積層では,1xはんだリフロ過程が重要であることを示した。インライン圧力ノズルスプレイによるフラックス洗浄も有効であった。

シソーラス用語： *バイアホール ,  はんだ ,  *積層構造 ,  半導体チップ ,  *信頼性 ,  ICパッケージ ,  固体回路部品 ,  超小形回路技術 ,  リフロソルダリング ,  フリップチップ法 ,  半導体プロセス
準シソーラス用語： C4NP ,  TSV【配線】 ,  アンダーフィル ,  インターポーザ ,  チップ【IC】 ,  はんだリフロ ,  鉛フリーはんだ ,  *相互配線

分類 (1件)： プリント回路  (NA05040O)

タイトルに関連する用語 (5件)： TSV ,  C4 ,  はんだ ,  相互配線 ,  3D