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J-GLOBAL ID：201002299924640217   整理番号：10A0523199

フラッシュADCデコーダの回路複雑性を低減するための折畳み方法

A folding technique for reducing circuit complexity of flash ADC decoders

著者 (2件)： LAI Yen-Tai (National Cheng Kung Univ., Tainan, TWN) ,  YEH Chia-Nan (National Cheng Kung Univ., Tainan, TWN)
資料名： Analog Integrated Circuits and Signal Processing  (Analog Integrated Circuits and Signal Processing)
巻： 63  号： 2  ページ： 339-348  発行年： 2010年05月 
JST資料番号： W0439A  ISSN： 0925-1030  CODEN： AICPEF  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： デコーダ(復号器)の性能は,フラッシュアナログ/デジタル変換器(ADC)の性能を支配する一要因である。フラッシュADC用温度計符号/バイナリ符号デコーダの回路複雑性を低減するための折畳み方法を提案した。この方法は,ハードウエア共有方法と組み合わせた分割方法からなる。折重ね後,kビットデコーダを2サブデコーダに置換し,上部k/2ビットと下部k/2ビットの復号を各々実行した。その結果,デコーダへの入力数を最初の2乗根に低減した。解析結果,異なるデコーダ構造に対し,ハードウエアの17%以上と時間遅延の13%を削減することができることを示した。また,主にk=6~8で1レベル折重ねを用いることにより,このデコーダの性能を向上した。0.18μm CMOSプロセスにより,6ビットフラッシュADC(0.37mm×0.35mm有効面積)を作製した。シミュレーションにより,その性能指数は1Gサンプル/sで1.03pJ/1変換ステップであり,最大バブル誘起エラーはバブル数に制限されることを示した。低電力,高速と高バブルエラー耐性の特性により,フラッシュADCを高速,中間分解能とアナログ/デジタル変換応用に有利に応用できることを示した。

シソーラス用語： *AD変換器 ,  *折畳み ,  フォールトトレランス ,  *復号化 ,  *CMOS構造 ,  高速化 ,  シミュレーション ,  温度計 ,  復号器 ,  アナログ系 ,  DVD【ディスク】 ,  受信機 ,  超LSI

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： フラッシュADC ,  デコーダ ,  複雑性 ,  折畳み