特許

J-GLOBAL ID：201003003822716747

認証装置、認証方法、及びプログラム

発明者： 草川 雅文 ,  宮戸 良和
出願人/特許権者： ソニー株式会社
代理人 (4件)： 亀谷 美明 ,  金本 哲男 ,  萩原 康司 ,  松本 一騎
公報種別：公開公報
出願番号（国際出願番号）：特願2009-096196
公開番号（公開出願番号）：特開2010-250374
出願日： 2009年04月10日
公開日（公表日）： 2010年11月04日
要約：

【課題】ステータスレジスタ値の固定攻撃に対する耐性を有する認証装置を提供すること。【解決手段】互いに異なる第1又は第2のビット値が格納されるレジスタと、入力情報と当該入力情報に対応する認証情報とが一致するか否かを判定して、当該判定結果が真の場合にレジスタに第1のビット値を格納し、偽の場合にレジスタに第2のビット値を格納する第1の判定処理部と、入力情報と当該入力情報に対応する認証情報とが不一致であるか否かを判定して、当該判定結果が真の場合にレジスタに第1のビット値を格納し、偽の場合にレジスタに第2のビット値を格納する第2の判定処理部と、第1の判定処理部による判定処理でレジスタに第1のビット値が格納され、各第2の判定処理部による判定処理でレジスタに第2のビット値が格納された場合に認証成立と判定する認証装置が提供される。【選択図】図4

請求項（抜粋）：

互いに異なる第1又は第2のビット値が格納されるレジスタと、 入力情報と当該入力情報に対応する認証情報とが一致するか否かを判定して、当該判定結果が真の場合に前記レジスタに第1のビット値を格納し、偽の場合に前記レジスタに第2のビット値を格納するm個(1≦m≦N-1、N≧2)の第1の判定処理部と、 入力情報と当該入力情報に対応する認証情報とが不一致であるか否かを判定して、当該判定結果が真の場合に前記レジスタに第1のビット値を格納し、偽の場合に前記レジスタに第2のビット値を格納する(N-m)個の第2の判定処理部と、 全ての前記第1の判定処理部による判定処理で前記レジスタに第1のビット値が格納され、全ての前記各第2の判定処理部による判定処理で前記レジスタに第2のビット値が格納された場合に認証成立と判定する認証判定部と、 を備える、認証装置。

IPC (3件)：

G06F 21/20 ,  G06K 19/10 ,  H04L 9/32

FI (3件)：

G06F15/00 330G ,  G06K19/00 R ,  H04L9/00 673A

Fターム (16件)：

5B035AA13 ,  5B035BB09 ,  5B035CA11 ,  5B285AA01 ,  5B285BA06 ,  5B285BA07 ,  5B285CA42 ,  5B285CA47 ,  5B285CA52 ,  5B285CB07 ,  5B285CB08 ,  5B285CB64 ,  5B285CB75 ,  5B285CB94 ,  5J104AA07 ,  5J104KA02