薄膜トランジスタおよびその製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (4件)：高橋省吾 , 稲葉忠彦 , 村上加奈子 , 中鶴一隆
公報種別：公開公報
出願番号（国際出願番号）：特願2009-035210
公開番号（公開出願番号）：特開2010-192660
出願日： 2009年02月18日
公開日（公表日）： 2010年09月02日
要約：

【課題】オン電流を低下させることなくオフ電流を低減し、画素回路やゲート駆動回路の制御に適用可能な薄膜トランジスタを提供する。【解決手段】薄膜トランジスタ100は、中央部がチャネルとなる微結晶シリコン層4と、この微結晶シリコン層4上に設けられた非晶質シリコン層5とを備え、ソース電極7およびドレイン電極8を、コンタクト層6a、6bにそれぞれ接続された下部ソース電極7aおよび下部ドレイン電極8aと、この下部ソース電極7aおよび下部ドレイン電極7bの上面に形成された上部ソース電極7bおよび上部ドレイン電極8bとの2層で構成するとともに、上部ソース電極7bおよび上部ドレイン電極8bのチャネル側端部をそれぞれ下部ソース電極7aおよび下部ドレイン電極8aのチャネル側端部に対して庇状に突出するように構成した。【選択図】図1

請求項（抜粋）：

透明基板と、前記透明基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられ、中央部がチャネルとなる微結晶シリコン層と、前記微結晶シリコン層上に設けられた非晶質シリコン層と、前記非晶質シリコン層上の両端部に設けられた一対のコンタクト層と、前記一対のコンタクト層上にそれぞれ設けられたソース電極およびドレイン電極とを備え、前記ソース電極および前記ドレイン電極は、前記コンタクト層に接続された下部ソース電極および下部ドレイン電極と、この下部ソース電極および下部ドレイン電極の上面に形成され且つ前記下部ソース電極および前記下部ドレイン電極よりも膜厚の薄い上部ソース電極および上部ドレイン電極との2層で構成されるとともに、前記上部ソース電極および前記上部ドレイン電極の前記チャネル側端部がそれぞれ前記下部ソース電極および前記下部ドレイン電極の前記チャネル側端部に対して庇状に突出していることを特徴とする薄膜トランジスタ。

IPC (4件)：

H01L 29/786 , H01L 21/336 , H01L 21/28 , H01L 29/417

FI (8件)：

H01L29/78 616T , H01L29/78 618E , H01L29/78 616U , H01L29/78 619A , H01L29/78 616V , H01L29/78 627C , H01L21/28 301R , H01L29/50 M

Fターム (65件)：

2H092JA26 , 2H092JA42 , 2H092JA44 , 2H092KA02 , 2H092KA05 , 2H092KA12 , 2H092KA18 , 2H092KB24 , 2H092MA05 , 2H092MA08 , 2H092MA13 , 2H092MA18 , 2H092MA19 , 2H092NA01 , 2H092NA22 , 4M104AA01 , 4M104AA08 , 4M104AA09 , 4M104BB02 , 4M104BB13 , 4M104CC01 , 4M104CC05 , 4M104DD37 , 4M104DD64 , 4M104FF06 , 4M104FF13 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104GG20 , 4M104HH20 , 5F110AA06 , 5F110BB01 , 5F110CC07 , 5F110DD02 , 5F110EE02 , 5F110EE44 , 5F110FF03 , 5F110GG02 , 5F110GG14 , 5F110GG15 , 5F110GG16 , 5F110GG19 , 5F110GG22 , 5F110GG25 , 5F110GG35 , 5F110GG45 , 5F110HK04 , 5F110HK06 , 5F110HK09 , 5F110HK16 , 5F110HK21 , 5F110HK25 , 5F110HK27 , 5F110HL04 , 5F110HL07 , 5F110HM02 , 5F110HM04 , 5F110HM05 , 5F110NN02 , 5F110NN03 , 5F110NN23 , 5F110NN24 , 5F110QQ05 , 5F110QQ09

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