特許

J-GLOBAL ID：201003006217678913

薄膜トランジスタの製造方法、及び薄膜トランジスタ並びに表示装置

発明者： 中村 奈津子
出願人/特許権者： 日本ゼオン株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2009-044077
公開番号（公開出願番号）：特開2010-199390
出願日： 2009年02月26日
公開日（公表日）： 2010年09月09日
要約：

【課題】短時間で簡便なプロセスにより効率よく製造ができ、信頼性が高く、かつ透明性が高い薄膜トランジスタとその製造方法を提供。【解決手段】基板21上に、ゲート電極22、ゲート絶縁膜23、半導体層24及びソース・ドレイン電極26を形成する工程、チャネル領域29を形成する工程、チャネル領域29の半導体層24表面の酸化膜を除去する工程、並びに前記酸化膜を除去する工程に次いで有機材料を含んでなるパッシベーション膜を成膜する工程、を備える。【選択図】図2

請求項（抜粋）：

基板上に、ゲート電極、ゲート絶縁膜、半導体層及びソース・ドレイン電極を形成する工程、 チャネル領域を形成する工程、 前記チャネル領域の半導体層表面の酸化膜を除去する工程、 並びに前記酸化膜を除去する工程に次いで有機材料を含んでなるパッシベーション膜を成膜する工程、を有する薄膜トランジスタの製造方法。

IPC (1件)：

H01L 29/786

FI (1件)：

H01L29/78 619A

Fターム (48件)：

5F110AA14 ,  5F110AA16 ,  5F110BB01 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE07 ,  5F110EE14 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG05 ,  5F110GG13 ,  5F110GG15 ,  5F110GG24 ,  5F110GG44 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK05 ,  5F110HK06 ,  5F110HK07 ,  5F110HK08 ,  5F110HK09 ,  5F110HK21 ,  5F110HK22 ,  5F110HK33 ,  5F110HK34 ,  5F110NN04 ,  5F110NN27 ,  5F110NN33 ,  5F110NN35 ,  5F110NN36 ,  5F110NN39

引用特許：

審査官引用 (2件)

• 特開平2-040961
  
• 液晶表示装置、およびアクティブマトリクス基板
  公報種別：公開公報   出願番号：特願2001-273366   出願人：シャープ株式会社