不揮発性半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (2件)：伊丹勝 , 田村和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-058538
公開番号（公開出願番号）：特開2010-212518
出願日： 2009年03月11日
公開日（公表日）： 2010年09月24日
要約：

【課題】3次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流の低下を抑制する。【解決手段】1つのメモリストリングスMSmnは、4本の柱状部CLmnと、この柱状部CLmnの下端を連結する連結部JPmnを有する。4つの柱状部CLmnのそれぞれに、4個のメモリトランジスタMTrが直列接続される。連結部JPmnには、4つのバックゲートトランジスタBGT1mn、BGTr2mn、BGTr1mn’、BGTr2mn’が形成されている。連結部JPmnの下部には、バックゲート導電層24が形成されている。バックゲート導電層24は、連結部JPmnが埋め込まれた導電層22に、トレンチ絶縁膜23により互いに絶縁分離されるように複数形成される。【選択図】図2A

請求項（抜粋）：

電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイと、前記メモリトランジスタ及び前記選択トランジスタの制御電極に供給する電圧を制御する制御部と、を備え、前記メモリストリングは、基板に対して垂直方向に延びる4本以上の偶数である複数の柱状部、及び前記複数の柱状部の下端を連結させるように形成された連結部を有するボディ半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極として機能する第1導電層と、絶縁膜を介して前記連結部の側面に形成され1つの前記連結部に形成される複数のバックゲートトランジスタの制御電極として機能する複数の第2導電層と、を備えたことを特徴とする不揮発性半導体記憶装置。

IPC (7件)：

H01L 21/824 , H01L 27/115 , H01L 29/788 , H01L 29/792 , H01L 27/10 , G11C 16/04 , G11C 16/02

FI (6件)：

H01L27/10 434 , H01L29/78 371 , H01L27/10 481 , G11C17/00 622E , G11C17/00 613 , G11C17/00 611E

Fターム (49件)：

5B125BA02 , 5B125CA11 , 5B125DA01 , 5B125DA09 , 5B125DB01 , 5B125DB11 , 5B125DB12 , 5B125DC01 , 5B125DC11 , 5B125DC12 , 5B125EA05 , 5B125FA06 , 5F083EP18 , 5F083EP22 , 5F083EP30 , 5F083EP33 , 5F083EP34 , 5F083EP76 , 5F083ER02 , 5F083ER21 , 5F083GA10 , 5F083GA11 , 5F083JA04 , 5F083JA35 , 5F083JA37 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083KA01 , 5F083KA05 , 5F083KA11 , 5F083LA03 , 5F083LA05 , 5F083LA10 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083NA01 , 5F083PR43 , 5F083PR44 , 5F101BA45 , 5F101BB02 , 5F101BD16 , 5F101BD22 , 5F101BD30 , 5F101BE01 , 5F101BE02 , 5F101BE05 , 5F101BE07

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