薄膜トランジスタ、液晶表示装置及びこれらの製造方法

発明者： ,
出願人/特許権者：
代理人 (2件)：渡部弘道 , 守谷一雄
公報種別：公開公報
出願番号（国際出願番号）：特願2009-112496
公開番号（公開出願番号）：特開2010-263064
出願日： 2009年05月07日
公開日（公表日）： 2010年11月18日
要約：

【課題】In、Ga及びZnを含むアモルファス酸化物からなる半導体層の高導電率化工程やソース電極及びドレイン電極のエッチング工程において、半導体層にダメージを与えないような薄膜トランジスタ及びこれを用いた液晶表示装置を提供する。【解決手段】In、Ga及びZnを含むアモルファス酸化物からなる半導体層を備え、ゲート電極から見てソース領域又はドレイン領域の向こう側にソース電極又はドレイン電極が形成されてなるトップゲート型薄膜トランジスタを構成する。このような構造を持つ薄膜トランジスタではドレイン電極等の金属層のエッチングによって半導体層がダメージを受けることはない。また、紫外線の表面照射によって照射された半導体層部分を高導電率化するため、半導体層へのダメージが生じない。従って、高導電率化工程及びエッチング工程のいずれにおいても半導体層はダメージを受けることがないため信頼性が向上する。【選択図】図3

請求項（抜粋）：

基板上に金属層からなるドレイン電極を形成する第1工程と、 In、Ga及びZnを含むアモルファス酸化物からなる薄膜トランジスタの半導体層をその一部が該ドレイン電極の一部を覆うように形成する第2工程と、該半導体層の上にゲート絶縁膜を形成する第3工程と、該ゲート絶縁膜の上に遮光性を備えるゲート電極を形成する第4工程と、紫外線を該ゲート電極の側から該半導体層に向けて照射することにより照射前よりも導電率の高いアモルファスのソース領域及びドレイン領域を構成する第5工程とを含むことを特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L 29/786 , H01L 21/336 , G02F 1/136

FI (3件)：

H01L29/78 618B , H01L29/78 616L , G02F1/1368

Fターム (52件)：

2H092JA25 , 2H092JA33 , 2H092JA35 , 2H092JA43 , 2H092KA05 , 2H092KA08 , 2H092KA12 , 2H092KA18 , 2H092MA05 , 2H092MA07 , 2H092MA09 , 2H092MA18 , 2H092MA41 , 2H092NA25 , 2H092PA13 , 5F110AA30 , 5F110BB01 , 5F110CC05 , 5F110DD01 , 5F110DD02 , 5F110DD03 , 5F110EE03 , 5F110EE04 , 5F110EE06 , 5F110EE07 , 5F110EE14 , 5F110EE44 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF29 , 5F110FF30 , 5F110GG01 , 5F110GG15 , 5F110GG24 , 5F110GG25 , 5F110GG43 , 5F110HJ11 , 5F110HJ23 , 5F110HK03 , 5F110HK04 , 5F110HK07 , 5F110HK21 , 5F110HK22 , 5F110HK33 , 5F110HL07 , 5F110NN02 , 5F110NN23 , 5F110NN24 , 5F110NN35 , 5F110NN72 , 5F110QQ11

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