半導体素子

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：堀口浩
公報種別：公開公報
出願番号（国際出願番号）：特願2008-330661
公開番号（公開出願番号）：特開2010-153622
出願日： 2008年12月25日
公開日（公表日）： 2010年07月08日
要約：

【課題】横方向のピッチが狭い場合でもスーパージャンクション構造を有する半導体素子の耐圧を高く、且つオン抵抗を低くする。【解決手段】パワーMOSFET70には、p型ピラー層2とn型ピラー層5がn+型基板1上に交互に周期的に形成され、スーパージャンクション構造となるピラー層が設けられる。p型ピラー層2上と、p型ピラー層2と接するn型ピラー層5の上側面部分には、シリコンエピタキシャル法により、深さが3μmで、深さ方向の90%までの領域が一定な不純物濃度を有するp型ベース層3が設けられる。パワーMOSFET70は、p型ベース層3の形成に高温熱拡散を用いていないので実効ピラー濃度の低下が抑制され、拡散長2μmまで実効ピラー濃度が50%以上となる領域を有する。【選択図】図1

請求項（抜粋）：

第1導電型の半導体基板と、前記半導体基板上に設けられ、断面が短冊状の第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とが前記半導体基板の表面に沿って横方向に交互に形成されるピラー層と、前記半導体基板に電気的に接続される第1の主電極と、前記第2半導体ピラー層の表面に設けられる第2導電型の半導体ベース層と、前記半導体ベース層の表面に設けられる第1導電型の半導体層と、前記半導体ベース層と前記半導体層に接するように設けられる第2の主電極と、前記半導体層と前記第1半導体ピラー層に亘る領域にゲート絶縁膜を介して設けられる制御電極と、を具備し、前記半導体ベース層は横方向及び縦方向の不純物プロファイルが一定な領域を有することを特徴とする半導体素子。

IPC (3件)：

H01L 29/78 , H01L 29/06 , H01L 21/336

FI (6件)：

H01L29/78 652C , H01L29/78 652H , H01L29/78 652P , H01L29/78 653A , H01L29/78 652J , H01L29/78 658E

引用特許：

出願人引用 (1件)

半導体素子
公報種別：公開公報出願番号：特願2005-197329 出願人：株式会社東芝

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