特許
J-GLOBAL ID：201003018967570314
記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2008-246744
公開番号（公開出願番号）：特開2010-079988
出願日： 2008年09月25日
公開日（公表日）： 2010年04月08日
要約：
【課題】回路規模を削減することができる。【解決手段】記憶装置200は、ラッチ回路20A、20Bと、ラッチ回路20A、20Bの内部に、直列に接続された、異なる抵抗状態をとりうる第1、2記憶素子10A、10Bとを備え、前記第1記憶素子10Aおよび前記第2記憶素子10Bに第1の方向へ電流が流れると、前記第1記憶素子10Aが高抵抗状態となりかつ前記第2記憶素子10Bが低抵抗状態となり、前記第1記憶素子10Aおよび前記第2記憶素子10Bに第1の方向とは逆方向へ電流が流れると、前記第1記憶素子10Aが低抵抗状態となりかつ前記第2記憶素子10Bが高抵抗状態となり、前記第1記憶素子10Aの第2端および前記第2記憶素子10Bの第1端と、ラッチ回路20A、20Bの出力とが短絡されることを特徴とする。【選択図】 図6
請求項（抜粋）：
第1インバータと、
第2インバータと、
第1状態での抵抗値が第1の値となり、第2状態での抵抗値が前記第1の値よりも大きい第2の値となる第1記憶素子と、
第3状態での抵抗値が第3の値となり、第4状態での抵抗値が前記第3の値よりも大きい第4の値となる第2記憶素子とを備え、
前記第1インバータの出力端子と前記第2インバータの入力端子とが接続され、
前記第2インバータの出力端子と前記第1インバータの入力端子とが接続され、
前記第1記憶素子の第1端と前記第1インバータの出力端子とが接続され、
前記第1記憶素子の第2端と前記第2記憶素子の第1端とが接続され、
前記第2記憶素子の第2端と前記第2インバータの出力端子とが接続され、
前記第1記憶素子は、前記第1の記憶素子の第1端から前記第1の記憶素子の第2端へ電流が流れると前記第1状態となり、前記第1の記憶素子の第2端から前記第1の記憶素子の第1端へ電流が流れると前記第2状態となるものであって、
前記第2記憶素子は、前記第2の記憶素子の第1端から前記第2の記憶素子の第2端へ電流が流れると前記第4状態となり、前記第2の記憶素子の第2端から前記第2の記憶素子の第1端へ電流が流れると前記第3状態となるものであって、
前記第1記憶素子の第2端および前記第2記憶素子の第1端と、前記第1インバータの出力端子および前記第2インバータの入力端子とが短絡されることを特徴とする記憶装置。
IPC (1件)：
FI (1件)：
引用特許：
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