特許

J-GLOBAL ID：201003019232981554

不揮発性半導体記憶装置およびその製造方法

発明者： 松野 光一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2008-250292
公開番号（公開出願番号）：特開2010-080853
出願日： 2008年09月29日
公開日（公表日）： 2010年04月08日
要約：

【課題】ワード線間に空隙を有する不揮発性半導体記憶装置で、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置を提供する。【解決手段】シリコン基板1上にゲート絶縁膜11、多結晶シリコン膜12、電極間絶縁膜13および多結晶シリコン膜14が順に積層された積層ゲート構造MGと、積層ゲート構造MGの下部のチャネル領域を挟んで形成されるソース/ドレイン領域と、を有するメモリセルトランジスタが複数隣接して配置され、隣接する積層ゲート構造MG間に空隙AG1,AG2ができるように連続したシリコン酸化膜がメモリセルトランジスタ上に形成され、電極間絶縁膜13の形成位置よりも高い位置での基板面に平行な空隙AG1,AG2の開口面積が、その位置よりも低い位置での基板面に平行な空隙AG1,AG2の開口面積よりも狭くなるように、積層ゲート構造MGの側面にシリコン酸化膜20,21が形成される。【選択図】 図3

請求項（抜粋）：

半導体基板上にゲート絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が順に積層された積層ゲート構造と、前記積層ゲート構造の下部のチャネル領域を挟んで前記半導体基板上に形成されるソース/ドレイン領域と、を有するメモリセルトランジスタが、複数隣接して配置され、隣接する前記積層ゲート構造間に空隙ができるように連続したシリコン酸化膜が前記メモリセルトランジスタ上に形成された不揮発性半導体記憶装置において、 前記電極間絶縁膜の形成位置よりも高い開口面積変化位置での基板面に平行な方向の前記空隙の開口面積が、前記開口面積変化位置よりも低い位置での基板面に平行な方向の前記空隙の開口面積よりも狭くなるように、前記積層ゲート構造の側面にシリコン酸化膜が形成されることを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/768 ,  H01L 23/522

FI (3件)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L21/90 N

Fターム (60件)：

5F033HH04 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033QQ70 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033RR25 ,  5F033RR29 ,  5F033SS04 ,  5F033SS15 ,  5F033SS22 ,  5F033TT08 ,  5F033VV06 ,  5F033VV16 ,  5F033XX25 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP76 ,  5F083ER22 ,  5F083GA03 ,  5F083JA04 ,  5F083JA35 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA55 ,  5F083LA16 ,  5F083LA20 ,  5F083MA05 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083PR21 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD22 ,  5F101BD27 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07

引用特許：

出願人引用 (1件)

• 不揮発性半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願2005-349529   出願人：株式会社ルネサステクノロジ