特許
J-GLOBAL ID：201003021637879409
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-042914
公開番号（公開出願番号）：特開2010-198687
出願日： 2009年02月25日
公開日（公表日）： 2010年09月09日
要約：
【課題】選択メモリセルに対して、確実にリセット動作、セット動作及びリード動作を実行する。【解決手段】半導体記憶装置は、ダイオードDiと可変抵抗素子VRとを直列接続してなるメモリセルMCが複数のビット線BL及び複数のワード線WLの交差部に配置されたメモリセルアレイ100と、選択されたビット線BL及び選択されたワード線WLの交差部に配置された選択メモリセルMCに所定の電位差がかかるよう、選択されたビット線BLにリセット電圧を印加するとともに選択されたワード線WLにリセット電圧よりも小さい電圧値の電圧を印加する制御回路とを備える。選択ワード線電圧制御回路200は、選択メモリセルMCに電位差をかける際に、選択メモリセルMCのメモリセルアレイ100内の位置及び同時に動作を実行する選択メモリセルMCの個数に基づいて電圧を調整する。【選択図】図6
請求項（抜粋）：
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第1配線及び複数の第2配線の交差部に配置されたメモリセルアレイと、
選択された前記第1配線及び選択された前記第2配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1配線に第1の電圧を印加するとともに選択された前記第2配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加する制御回路とを備え、
前記制御回路は、
前記選択メモリセルに電位差をかける際に、前記選択メモリセルの前記メモリセルアレイ内の位置及び同時に動作を実行する前記選択メモリセルの個数に基づいて前記第2の電圧を調整する
ことを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
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