特許
J-GLOBAL ID：201003024029052355
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-035534
公開番号（公開出願番号）：特開2010-192040
出願日： 2009年02月18日
公開日（公表日）： 2010年09月02日
要約：
【課題】欠陥メモリセルが存在する場合にもフォーミング動作、並びにセット、リセット及びリード動作を正常に実行することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルMCがビット線BL及びワード線WLの交差部に配置されたメモリセルアレイ100と、アドレス信号に基づきビット線BLを電圧の印加されないフローティング状態にするアイソレーションラッチ63と、アドレス信号に基づきワード線WLを電圧の印加されないフローティング状態にする第2のアイソレーションラッチ83とを備える。アイソレーションラッチ63、83は、選択メモリセルMC_11に対して可変抵抗素子VRの抵抗状態を遷移可能にするフォーミング動作を実行する際に、欠陥メモリセルCPFが接続されたビット線BL_0及びワード線WL_2をフローティング状態にする。【選択図】図3
請求項（抜粋）：
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第1配線及び複数の第2配線の交差部に配置されたメモリセルアレイと、
選択された前記第1配線及び選択された前記第2配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1配線に第1の電圧を印加するとともに選択された前記第2配線に第2の電圧を印加する制御回路とを備え、
前記制御回路は、
アドレス信号に基づき前記第1配線を電圧の印加されないフローティング状態にする第1のアイソレーションラッチ回路と、
アドレス信号に基づき前記第2配線を電圧の印加されないフローティング状態にする第2のアイソレーションラッチ回路とを備え、
前記第1及び第2のアイソレーションラッチ回路は、前記選択メモリセルに対して所定の電位差をかけることにより前記可変抵抗素子の抵抗状態を遷移可能にするフォーミング動作を実行する際に、順方向及び逆方向のどちらの電圧の印加によっても電流を流す欠陥メモリセルが接続された前記第1及び第2配線をフローティング状態にする
ことを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
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