特許

J-GLOBAL ID：201003027606635720

スイッチ回路

発明者： 岡下 友則
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2009-054085
公開番号（公開出願番号）：特開2010-212801
出願日： 2009年03月06日
公開日（公表日）： 2010年09月24日
要約：

【課題】シリーズFETおよびシャントFETとして4端子NMOSFETを用いるSPSTスイッチ回路では、シリーズFETがオン状態で、シャントFETがオフ状態のときに、SPSTスイッチ回路はオン状態になる。FETのバックゲートには寄生ダイオードが存在し、入力交流信号電圧が所定の閾値を超えると、寄生ダイオードがオン状態になる。その結果、SPSTスイッチ回路はスイッチ・デバイスとしての線形動作を維持できなくなり、挿入損失特性やゆがみ特性が悪化する場合がある。【解決手段】FETのバックゲートに、バイアス電圧を印加するためのバイアス電源を設ける。このバイアス電源として、DC-DC変換回路を用いることで、SPSTスイッチ回路をシリコン半導体チップ化することが容易になる。【選択図】図5

請求項（抜粋）：

4端子FETを有するシリーズ部と、 前記シリーズ部の前記4端子FETにおけるドレインまたはソースの一方に接続された入力部と、 前記シリーズ部の前記4端子FETにおけるドレインまたはソースのもう一方に接続された出力部と、 前記出力部に接続されたシャント部と、前記シャント部は4端子FETを有し、前記シャント部の前記4端子FETにおけるドレインまたはソースの一方は前記出力部に接続されており、前記シャント部の前記4端子FETにおけるドレインまたはソースのもう一方はグランドに接続されており、 前記シリーズ部の前記4端子FETにおけるゲートに接続された第1の制御端子部と、 前記シャント部の前記4端子FETにおけるゲートに接続された第2の制御端子部と、 前記シリーズ部の前記4端子FETおよび前記シャント部の前記4端子FETのそれぞれにおけるバックゲートに接続されたバックゲート制御端子部と、 前記バックゲート制御端子部に接続され、バイアス電圧を印加するバイアス電源部と を具備し、 前記バイアス電圧は、前記シリーズ部の前記4端子FETおよび前記シャント部の前記4端子FETのそれぞれにおける前記バックゲートに生じる、ソース-バックゲート間寄生ダイオードおよびドレイン-バックゲート間寄生ダイオードに対して逆方向である スイッチ回路。

IPC (3件)：

H03K 17/687 ,  H03K 17/00 ,  H03K 17/693

FI (3件)：

H03K17/687 G ,  H03K17/00 E ,  H03K17/693 C

Fターム (27件)：

5J055AX05 ,  5J055AX06 ,  5J055AX07 ,  5J055BX03 ,  5J055BX04 ,  5J055BX09 ,  5J055BX17 ,  5J055CX03 ,  5J055CX24 ,  5J055DX12 ,  5J055EX01 ,  5J055EX02 ,  5J055EY01 ,  5J055EY21 ,  5J055EZ12 ,  5J055EZ13 ,  5J055EZ51 ,  5J055EZ53 ,  5J055FX05 ,  5J055FX12 ,  5J055FX18 ,  5J055FX19 ,  5J055FX31 ,  5J055FX37 ,  5J055GX01 ,  5J055GX02 ,  5J055GX05