記憶制御装置及び記憶制御装置の制御方法

発明者：
出願人/特許権者：
代理人 (1件)：特許業務法人ウィルフォート国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2008-299004
公開番号（公開出願番号）：特開2010-128519
出願日： 2008年11月25日
公開日（公表日）： 2010年06月10日
要約：

【課題】本発明の記憶制御装置は、比較的簡易に、記憶装置からのデータ読み出し時にエラーを検出する。【解決手段】アドレスデータ付加部1Dは、ホスト3から受信したデータについて、各論理ブロック毎にアドレスデータを付加する。デバイス通信制御部1Bは、所定ブロック数のサイズを有するデータ毎に分割位置PDを決定し、分割位置PDの前後でデータを入れ替え、記憶装置2に記憶させる。記憶装置2からデータを読み出す場合、アドレスデータ検査部5は、読み出されるブロックに付加されたアドレスデータの値と、分割位置PDに基づいて算出されるアドレスデータの期待値とが一致するか否かを判定する。両方の値が一致する場合、データはキャッシュメモリ1Cに送られる。両方の値が不一致の場合、エラーが検出される。【選択図】図1

請求項（抜粋）：

第1ブロック単位でデータを取り扱う記憶装置と前記第1ブロック単位でデータを取り扱うホストコンピュータとの間のデータ入出力を制御する記憶制御装置であって、前記ホストコンピュータとの間でデータを送受信するための第1通信制御部と、前記第1通信制御部により受信された前記第1ブロック単位のデータについて、前記各第1ブロックの論理アドレスに基づいて生成される所定のアドレスデータを、前記各第1ブロックにそれぞれ付加することにより、前記第1ブロックよりも前記所定のアドレスデータの分だけサイズの大きい第2ブロック単位のデータを生成させる、アドレスデータ付加部と、前記アドレスデータの付加された、前記第2ブロック単位のデータを記憶するためのメモリ部と、前記メモリ部から受領したデータを前記記憶装置に記憶させ、かつ、前記記憶装置から読み出したデータを前記メモリ部に転送させる第2通信制御部と、前記論理アドレスと前記アドレスデータとの対応を検査する検査部とを備え、前記第2通信制御部は、前記メモリ部から前記記憶装置にデータを転送する場合、前記各第1ブロックの前記論理アドレスとは異なる別の論理アドレスを所定の規則に基づいて生成し、前記別の論理アドレスを前記メモリ部から受領したデータの前記各第2ブロック毎に対応付けて、前記別の論理アドレスに対応する位置で前記記憶装置に記憶されるように、前記メモリ部から受領したデータを前記記憶装置に転送し、かつ、前記論理アドレスと前記別の論理アドレスとの対応関係を管理テーブルに記憶させ、前記検査部は、前記記憶装置から前記メモリ部にデータを転送する場合、前記管理テーブルから取得される前記対応関係に基づいて、前記記憶装置の前記別の論理アドレスに対応する位置から前記第2ブロック単位のデータを読出し、前記別の論理アドレスから読み出された前記第2ブロック単位のデータについて、前記各第2ブロックに対応する前記論理アドレスと前記各第2ブロックに含まれる前記アドレスデータとを比較し、前記論理アドレスと前記アドレスデータとが一致する場合に前記記憶装置から前記メモリ部にデータを転送させ、前記論理アドレスと前記アドレスデータとが不一致の場合に異常発生を検出する、記憶制御装置。

IPC (1件)：

G06F 3/06

FI (2件)：

G06F3/06 305A , G06F3/06 305C

Fターム (4件)：

5B065BA01 , 5B065CA30 , 5B065EA02 , 5B065EA03

引用特許：

出願人引用 (4件)

ディスクアレイシステム
公報種別：公開公報出願番号：特願平11-159828 出願人：株式会社日立製作所
米国特許第5,819,054号公報
米国特許第5,706,298号公報

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