特許

J-GLOBAL ID：201003028131983520

不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法

発明者： 縄田 秀文
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2009-102191
公開番号（公開出願番号）：特開2010-251658
出願日： 2009年04月20日
公開日（公表日）： 2010年11月04日
要約：

【課題】メモリセルにMONOS構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。【解決手段】メモリセルアレイ1にマトリクス状に配置されたメモリセルMCのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルMCとともにNANDセルMSに含まれる選択トランジスタSG1、SG2のゲート絶縁膜として、シリコン酸窒化膜を用いる。【選択図】 図1

請求項（抜粋）：

トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、 前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371

Fターム (23件)：

5F083EP17 ,  5F083EP22 ,  5F083EP76 ,  5F083ER03 ,  5F083ER19 ,  5F083JA05 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083NA01 ,  5F083NA06 ,  5F083PR12 ,  5F101BA41 ,  5F101BB02 ,  5F101BC02 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BE01 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH03